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标题: 关于FPGA芯片引脚的问题 [打印本页]
作者: yanyeh89    时间: 2013-5-24 08:58
标题: 关于FPGA芯片引脚的问题
单片机配置引脚的时候有与之有相对应的寄存器相对应，FPGA芯片怎么配置引脚？怎么配置成输入输出，我看了很多的数据手册都没有找到怎么配置引脚？还请诸位大侠不吝赐教啊，谢谢啊,
作者: gusumurong    时间: 2013-5-24 11:17
不用专门配置成输入或输入。) g9 g7 \2 F2 h2 I  `0 T. B3 J
只要在ASSIGNMENT里，将输入或输入信号分配到不同的IO管脚上，就OK了
8 _, \8 b# p% F$ I
作者: zgq800712    时间: 2013-5-27 15:30
基本来说FPGA有专用输入时钟引脚，这个一般只是做外部时钟输入引脚用，专门引脚时钟偏移很小。5 p& U5 v# m2 M+ o( E7 l2 W
IO口多可以设置成输入输出/ w" z9 S* r) R, {( [) u
) o4 |. y! Z" O( A0 e- D
" H# M7 P: a2 T: U: F$ u
看下面一个例子：7 T9 c+ v) J' _0 B: P% |* m* F  R
5 T0 O! w; [) b* e& R$ x
module fuck1（a,b,c）;
* q; f# y+ d2 L, q0 V. ^input a,b;$ n' [8 n+ m  a* b4 h* W' F
output c;
' k' M8 c8 _6 e! O5 Eassign c = a && b;8 A6 ~4 J1 B  ~: j' }, [
endmodule9 N0 V. d( D: ^0 u- L9 L

: j* s; O+ D, y3 c9 V, {, x  G3 k! R
注意 input 就是输入引脚a， output就是输出引脚c、  q0 T+ p5 b+ u4 V  s' N1 B
4 p2 j% c( ^: A" l9 @7 f2 X
输入输出取决于 描述语言
作者: yanyeh89    时间: 2013-5-28 22:33
zgq800712 发表于 2013-5-27 15:30
0 D" C' l9 l. O+ S, k1 q基本来说FPGA有专用输入时钟引脚，这个一般只是做外部时钟输入引脚用，专门引脚时钟偏移很小。  K9 r+ g9 b3 C5 b
IO口多可以 ...

7 t: F$ W3 G5 C6 m# [$ |那可以这样理解,,,,FPGA的端口没有寄存器与之相对应，其端口寄存器可以随机分配！！！！
作者: zgq800712    时间: 2013-5-29 09:00
yanyeh89 发表于 2013-5-28 22:33 ( {: d0 Y1 Z+ Y
那可以这样理解,,,,FPGA的端口没有寄存器与之相对应，其端口寄存器可以随机分配！！！！
6 d* t/ t( r( f  R( _
可以，普通IO口多是这样用.4 s6 e6 U* A$ L1 t* b
有些系列的比如专用时钟输入GCLK在分配管脚的时候分配为输出的时候有提示只能作为输入。
& j( b, g' ~. q# _  R/ O  O$ ^% A# U还有一些是专门PLL输出的，如果你要PLL输出从这组输出，延时偏移最小，当然不用这个功能，管脚说明是User IO的话，那一般IO多可以走的。
! D' |8 X$ X1 M: }" ]0 k1 ^$ K: {! S" ^. ~7 K* S. B
总之FPGA的IO可以随意排列，这样很利于走线顺畅和优化。
作者: yanyeh89    时间: 2013-5-29 21:13
zgq800712 发表于 2013-5-29 09:00
- \' Z3 x$ V7 V1 I7 S+ m2 N可以，普通IO口多是这样用.  D! ]9 h* Z* w# N) D( C% L8 r
有些系列的比如专用时钟输入GCLK在分配管脚的时候分配为输出的时候有提示只能 ...
( _# N2 B& W* |- @& X# v1 Q6 L
我知道了。谢谢啊



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