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标题: testbench如何产生27MHz的时钟 [打印本页]

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作者: schx    时间: 2013-5-9 21:30
标题: testbench如何产生27MHz的时钟

: \: A+ r% k+ {" Z
如题，是不是只能用`timescale然后再always #延迟 clk=~clk 这样来产生呢？有没有其他的办法。
最近面试一家公司，给我的笔试题中有一道仿真题：用testbench写出以27MHZ时钟时序为基准的10位的随机数串，个数不计，并用modelsim仿真出来。

由于小弟没怎么写过fpga程序，所以请假版上各位朋友，这道题所谓的10位随机数串是每个时钟周期产生一个bit还是10个bit。。

& G) g+ W  F5 jreg [9:0] rand_data;
$ d2 z' J, W" B- e- \) N4 P
. [. g& x5 U. t4 B( B9 ^rand_data={$random}%1024;
这样可以吗？

小弟电脑上连modelsim都木有装 = =

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作者: zgq800712    时间: 2013-5-14 21:31


`timescale 1ns/1ps
( V" G" \/ G8 I
module fifo_top_tb();
2 Q% ?) H9 m4 C3 [- E* R  ], M    reg clk;
    reg rst;
1 _4 A9 d8 E$ ]. R+ t+ ^/ O    reg wr_en;
    reg rd_en;
    reg [7:0]data_in;
3 w3 @1 C% w6 T7 Y- k# [# p    wire [7:0]data_out;
   
fifo_syn_top myfifo(.clk(clk),
                    .rst(rst),
2 U/ [/ d( u2 O6 s4 J8 Q: ]% r                    .wr_en(wr_en),
                    .rd_en(rd_en),
                    .data_in(data_in),
                    .data_out(data_out));
integer i,j;
parameter T = 18.518;
always
2 u* S- A6 B# N1 }6 ybegin
        clk=0;
, F2 ?" e, k+ Q  Q! V        #T ;
- g6 L4 U9 l! X! T        clk=1;
' a9 |. p; o) d* [# ]" f: N        #T ;
end

initial
  begin
6 E4 N( k" Z" d3 u    clk=0;
    rst=0;
    wr_en=1;
    rd_en=0;
    #20 data_in[7:0]=8'b11111111;
    #200 rst=1;
( X) H! U. K" y* Y) `    wr_en=1;
: h& {/ j& V* k# y# E    rd_en=0;
     repeat(10)
/ V8 e3 B2 N% |      begin
        #100 data_in[7:0]=$random;          
      end
    #6400 wr_en=0;
! s1 N$ d: ~/ W, T( M+ T' q    #10 rd_en=1;
         #6400  $stop;
' K6 l7 r$ {- o' w+ d  end
  
endmodule  

) i: B% o  Z- P7 s5 V

, U6 Z/ o  @+ m. n" o; ^& f# Q楼主 你难道要 1ns/1fs    ?   这样？
' a+ V( ~8 o* C: h! z

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作者: schx    时间: 2013-5-16 23:12

zgq800712 发表于 2013-5-14 21:31
`timescale 1ns/1ps

module fifo_top_tb();

嗯，没什么问题了，小弟菜鸟，没怎么实际写过verilog程序以为这题有什么玄机  =。=，其实最后我也是这样来产生时钟的。

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作者: zgq800712    时间: 2013-5-16 23:21

schx 发表于 2013-5-16 23:12
嗯，没什么问题了，小弟菜鸟，没怎么实际写过verilog程序以为这题有什么玄机  =。=，其实最后我也是这样来 ...

我也是菜鸟，多自己看的，现在找到工作了？

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作者: schx    时间: 2013-5-27 10:00

zgq800712 发表于 2013-5-16 23:21
) _' W0 L3 T" t  z8 R我也是菜鸟，多自己看的，现在找到工作了？

' @, _1 W% B$ T0 C+ n- ?恩，现在找到工作了，今年形势比较差，所以在杭州这边一家医疗器械创业公司先做了。。

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作者: zgq800712    时间: 2013-5-27 15:22

schx 发表于 2013-5-27 10:00
恩，现在找到工作了，今年形势比较差，所以在杭州这边一家医疗器械创业公司先做了。。

哈，是FPGA的嘛？

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作者: schx    时间: 2013-5-27 22:45

zgq800712 发表于 2013-5-27 15:22
哈，是FPGA的嘛？

6 A4 n7 W& u3 A/ l) E* `5 |嗯，硬件和fpga都做。

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作者: zgq800712    时间: 2013-5-28 11:14

schx 发表于 2013-5-27 22:45
嗯，硬件和fpga都做。

恩，一般不分的公司就是FPGA相关倾向于让硬件工程师做，哈，多看看熟悉下公司产品渠道，客户等。

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作者: wide_road    时间: 2013-7-4 13:27
没有功能仿真，希望能给你一些参考吧
`timescale 1ns / 1ps
( W4 x+ w* {* Y, U
$ ?" [) l7 S9 Qmodule test;
# I) F0 @0 y4 ^3 r9 z
  |1 J6 i! j6 k# a" M& D# Zparameter CLK_PERIOD = 37.037; //27mhz 对应的时钟周期
. d( A4 |1 `6 h) l% e1 Greg sys_clk;
% L  r* {; R' y) X9 d: K+ qreg reset;
6 _' X, L* I9 I( W) t8 Dinitial begin
  sys_clk = 0;
) L! E" U- q# I7 L) L+ ^4 j  reset = 0;
  #10 reset = 1;
8 ~2 G, C4 J  h; w, w* U  #100 reset =0;
3 [0 t" Q4 {, f% x3 a0 yend
* |. Q2 T3 w: B; ]// 产生27mhz时钟
# X: f+ [5 |1 C: z0 A* Lalways #(CLK_PERIOD/2) sys_clk = ~sysclk;
! Q5 x4 q8 }, Q- m2 P+ c5 A
reg [9:0] rand_data;
! i+ [9 `+ X7 W( e" r5 q
. E: K1 f" u! d7 c% n9 x9 j5 ialways @ (posedge sys_clk) begin
  if(reset)
4 {/ K# N, A) l9 ]' f    rand_data <= 0;
  else
    rand_data <= $random;
2 f( c6 x" t, c1 H" L; B, \. ^end
endmodule

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