QUATRTUS II 9.1在编译时报10482，ROM_DATA未定义错误

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各位好：
  u  s. d. h: [- w* O: P3 `       才开始学习FPGA。在看清华的ALTERA FPGA工程师成长教程时使用第六章的源代码，在QUARTUS II 9.1进行编译时报10482错误，提示ROM_DATA未定义，不清楚如何排查故障，请指教。多谢！
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/ Y. a3 L! v, z2 C$ O
+ }2 B) a% l' Q+ Y$ {
) h9 @- i' P' U3 ?2 P; k1 D
( O  Z' q6 s' U3 u" P1 ~/ v- w) w( l5 |3 I- F
9 \. L- @3 @! H9 p
LIBRARY IEEE;                                                                                                //调用标准库文件
+ m" u/ \# [/ l' Z% \5 B+ M) RUSE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY sinfsq IS
   PORT(                                                                                                //端口定义
9 o4 b  W- l, v+ t3 n- _8 N+ H       clk : IN STD_LOGIC;
! v0 c  W: q" Q$ W: \5 T       dout : OUT STD_LOGIC_VECTOR(5 DOWNTO 0)) ;
2 ]6 o- a& S$ J. P  HEND sinfsq;
ARCHITECTURE behavior OF sinfsq IS
COMPONENT sin_rom                                                                              //声明ROM元件
        PORT(
* [7 w! _1 C/ D2 |  [9 v  K; k                address        : IN        STD_LOGIC_VECTOR(5 DOWNTO 0);
                inclock        : IN         STD_LOGIC;
- ]$ I! k; u7 g                q            : OUT        STD_LOGIC_VECTOR(7 DOWNTO 0));
END COMPONENT;
' ^/ u; D4 e8 {   SIGNAL wt: STD_LOGIC_VECTOR(5 DOWNTO 0);
1 T. O8 D. X" O5 [* A1 j8 tBEGIN
   PROCESS(clk)
4 ]2 {- }0 A  A0 o2 O   BEGIN
      IF clk'EVENT AND clk='1' THEN
         wt<=wt+1;
+ T1 K8 I7 Q7 i! t' {% J# M      END IF;
   END PROCESS;
! M! q5 ^/ H3 j   u1:rom_data PORT MAP(address=>wt,inclock=>clk,q=>dout);                        //例化ROM元件
; T" r# r% `7 i$ j  A+ r6 M' HEND behavior;
- b" D" B; D$ C! h) ]' `$ Z8 V