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标题: 问几个有趣的问题： [打印本页]

作者: 麦克锋 时间: 2013-2-21 21:18
标题: 问几个有趣的问题：
1.某公司早期开发的一产品，一直工作良好，可最近生产的一批却总是毛病不断，受到许多客户的抱怨，可是根本没有对设计进行任何变动，连使用的芯片也是同一型号，问原因是什么？
2，某个PCB工程师Layout经验丰富，设计产品很少出问题，但最近设计了一块PCB板，却发现了EMC检测不合格的问题，改变布线也毫无效果，但以前类似的板子却没有这样的问题。问为什么？3一专业内存模块设计工程师，从ED0内存到SDRAM的PC66，PC100，设计过很多项目很少出现问题，可自从内存时钟频率上到133MHz以上时，几乎很少有设计一次性通过的，问是什么原因？

作者: lidean 时间: 2013-2-22 09:17
1：虽然没有更改设计，但是采购在进行器件采购的时候，相同期间生产日期不一样，器件厂商可能来料有不量或是经过一些新的更改，最好自己先在产品上确认清楚是什么现象，把根因找出来。
2和3：确实没搞过，不评论哈；

作者: dengzhiyangren 时间: 2013-2-22 09:37
怎么好像是信号完整性的问题。是人家的书上的问题吧

作者: 麦克锋 时间: 2013-2-22 09:48

lidean 发表于 2013-2-22 09:17 2 U2 W9 P* N& W6 C. K8 f) T
1：虽然没有更改设计，但是采购在进行器件采购的时候，相同期间生产日期不一样，器件厂商可能来料有不量或是 ...

不过还是谢谢了
真希望能有高手帮忙解决

作者: 麦克锋 时间: 2013-2-22 09:50

dengzhiyangren 发表于 2013-2-22 09:37
" ~3 f- e3 u( o/ l% M; k怎么好像是信号完整性的问题。是人家的书上的问题吧

是某个公司的一些问题，我准备去面试这家公司，就先找了他以前的一些题目，结果发现是我都不太清楚的。。。

作者: 麦克锋 时间: 2013-2-22 09:52
我觉得是不是我应该换个板块问会好一些。。。

作者: tzljbj 时间: 2013-2-22 10:26
1.可能是芯片工艺改进了，上升沿变快，出现信号完整性问题。
2.这个问题可能跟第一个问题差不多，信号边沿频率变快，频谱分量变得丰富，EMC问题更突出。
3.PCIX系统是共同时钟的，133M是时序裕量非常小，设计比较困难。共同时钟的时序等长关系是一个范围，不是等长，而是走线要越短越好，刻意做等长绕线，失败例子比较多！

作者: zlpkcnm 时间: 2013-2-22 10:59
7楼正解信号完整性问题

作者: love365 时间: 2013-2-22 11:06
这些问题完全都是考信号完整性方面的问题。

作者: 麦克锋 时间: 2013-2-22 12:30
谢谢7楼的回答，也谢谢各位
刚进入论坛所以提问没设置好版块

作者: indenpendence 时间: 2013-2-22 13:24
问题太笼统了

作者: 麦克锋 时间: 2013-2-23 14:24
谢谢各位的帮忙解答，今天针对各位提到的相关方面自己上网查看了，现在终于是能够有所理解了。
本人新手，刚接触，所以一些理论知识薄弱。再一次谢谢各位！

作者: zangjian072 时间: 2013-2-25 17:18
这是一本信号完整性书里的问题。《Hyperlynx仿真与PCB设计》答案自己去找下。

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