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标题: 又一块PCB，进行了部分改进 [打印本页]
作者: liyumingyh    时间: 2013-1-14 19:58
标题: 又一块PCB，进行了部分改进
此块板子已经能跑安卓系统了。用的AD10.0画的。但是有个问题，在用FROM-to-edior做T点的时候，经常测量不准，出现莫名其妙的长度。我后来用的NET的功能进行调整的线长。不知道大家遇到过没有？个人感觉没有CANDENCE好用。欢迎大家拍砖。

PCB1.zip

2.22 MB, 下载次数: 775, 下载积分: 威望 -5

作者: haoshanmi    时间: 2013-1-14 20:06
AD我也发现那个问题！不知道是不是设置问题~！! {0 {/ V  h' u  G4 H( S
板子瞧瞧，学习下！
作者: liyumingyh    时间: 2013-1-15 08:51
评价的人很少呀
作者: liyumingyh    时间: 2013-1-17 08:49
作者: Randy1022    时间: 2013-1-17 09:14
还在看，板子画的不错！
作者: liyumingyh    时间: 2013-1-17 10:36
Randy1022 发表于 2013-1-17 09:14 * l6 @2 H7 v, r9 s7 B- Q, N" b
还在看，板子画的不错！
" }' E  W0 {( n( N8 c) V2 h2 G
给点客观评价哈，交流交流
作者: 黄元彪    时间: 2013-1-17 17:44
向高手致敬
作者: huangxiong    时间: 2013-1-21 16:42
粗看了一下，一看就知道没有正规培训过的，线宽I2C的两根线线宽都不一致，孔打的杂乱无章，差分线都没有设置，3w规则更是一点都不懂，唉，好好练吧。
作者: flyover    时间: 2013-1-21 16:42
走线技巧，。。。该走差分的没走差分，不控阻抗吗？线宽还不一样。一些4mil，一些5mil。孔也没有打齐。你的地平面不是负片层，而是信号层，间距也太近了
作者: 北漂的木木    时间: 2013-1-21 18:03
高手都是在深山老林隐居啊
作者: leelsuc    时间: 2013-1-26 08:41
太差了。需要狂补理论课。
作者: haoshanmi    时间: 2013-1-30 16:53
flyover 发表于 2013-1-21 16:42
% }2 U+ ~8 J" A5 ]7 J" I( t; F$ [走线技巧，。。。该走差分的没走差分，不控阻抗吗？线宽还不一样。一些4mil，一些5mil。孔也没有打齐。你的 ...

9 \+ J1 Q5 l! H* k; o* o  s需要走差分的都走了啊，只是没有设置而已！线宽不一样啊，看看！过空没打齐是指什么呢？板子受层数的影响，确实参考平面是信号层，距离太近是指层叠太近了么？
作者: haoshanmi    时间: 2013-1-31 16:09
现在板子高频率跑不上去，大家给点建议，现在重新改版
2 s9 d4 G9 g. }4 K' q8 s9 W9 S4 G: Z1、地参考平面完整性的调整（过孔位置调整）6 ?$ u  B! a# ~7 ^" g
2、DDR3严格规范走线
5 R* |3 c' z. ~( q0 S3、绕线技巧的改善9 s+ V$ p0 @6 b6 O
还有哪些比较关键的地方需要改善，大家给些详细的建议，谢谢！{:soso_e183:}
作者: 77991338    时间: 2013-1-31 19:02
本帖最后由 77991338 于 2013-1-31 19:11 编辑 - j+ U: w" M- ^/ P
haoshanmi 发表于 2013-1-31 16:09 4 \' L* |9 M2 u8 [7 O9 m
现在板子高频率跑不上去，大家给点建议，现在重新改版/ _* O2 o4 ?' q# @
1、地参考平面完整性的调整（过孔位置调整）& q$ U2 W% f2 Z) E. q
2、DD ...
( d- K0 C7 @4 [9 I& b4 A" h" H5 ~
  B6 @5 K" v4 ~; b6 s
就DDR部分来说...你的数据线如果实在做不到统一参考平面...那起码也要同组数据线同层...就如DRAM_D0到DRAM_D7这八根线要与DRAM_DQM0还有DRAM_SDQS0这对差分同层 一共4组线数据线....既然你有两片DDR的话....可以考虑下在地址线上串个22Ω的电阻...DDR的时钟差分就不说了....没个差分样子...不管是电阻的哪端都要严格差分形式...而且差分绕线的方法也不对...要绕就在焊盘出来附近绕...不要在走线途中绕....时钟差分等长要求一般是组内5mil以内.电阻两断的走线都要计算在内的....
9 p2 }0 r% H  A1 N
% P0 _1 {- j2 }, n最近做的两块有关DDR的PCB截图....
9 N% y. o$ H  e2 N8 l: Y
# u* y- z1 @' X$ R( n3 l
作者: haoshanmi    时间: 2013-1-31 19:29
77991338 发表于 2013-1-31 19:02 * S# l- Y. |6 I! T% K7 n+ V+ R' ?
就DDR部分来说...你的数据线如果实在做不到统一参考平面...那起码也要同组数据线同层...就如DRAM_D0到D ...

& [3 Q( A& R$ N0 j. y谢谢版主的指点~！此板子跑安卓系统200M就跑不起来，版主认为哪个地方的不到位是最关键的呢？是否是差分信号的处理呢？当然版主的指导在下版全部都改正！主要是现在时间很急，下一版要跑上400M才行！楼主多多指点下，这方面我们经验很少，谢谢！
作者: huangxiong    时间: 2013-2-1 08:51
本帖最后由 huangxiong 于 2013-2-1 08:57 编辑 5 D/ R) H+ g! Z  G  Q

5 K( T' \/ o* K- R跑不起来是正常的，就DDR走线部分，1.保证平面完整性，每一层都完整。2.DQ差分线是数据参考的依据，如果不严格的话，肯定出问题。3.数据线同层走线这是最基本的，误差控制25mil以内，地址线的误差100以内吧。4，线之间3W也很重要，不然串扰太大。你叫他怎么跑200M。其他的你最好学学最基本的设计规则吧，泪滴也不是什么时候都需要加的
作者: 77991338    时间: 2013-2-1 10:15
楼上说的很对....你应该多看看有关DDR部分Layout的要求....速度跑越快要求就越严格....我觉得你走线最大的制约就是你的过孔放置的位置不合理...在走DDR这块之前你没有明确的理念...都是找到一根线怎么好走怎么走...这样是不行滴...我看了你的net class...建议你数据线的class分为4组...一组数据线D0-D7+DM0+DQS差分为一组...一共4组...地址线与控制线的等长要求是一样的分为一个class就OK了...下一板先把DDR的线都拆了吧...数据线一组一组的点亮挨个看看..心里要有个大致的想法...哪组线走那一层...哪一层给这组线提供参考平面...然后在酌情打孔...还有就是等长要求...数据线里面的DQS差分要依据时钟差分来进行等长..数据线D0-D7和DM0要以DQS差分来参考等长....每组走线都是这样...地址线控制线也是参照时钟差分进行等长要求....具体等长误差要求要看你们的具体情况...其实你的PCB上面空间还是有点余量的...既然挂了4片DDR...你可以试着调整下其他地方的布局稍微挤挤...给DDR多留点空间...这样会好很多...还有就是你DDR的电源...1.5v走线太细了...滤波电容也太远了...
作者: huangxiong    时间: 2013-2-1 14:44
FROM-to-edior做T点的时候，经常测量不准,是因为你测量的时候把残端（就是拉出来扇孔的那段线）算上了。走菊花链时，计算总长时，残端线之间的差距就翻倍了。
作者: hqg    时间: 2013-2-1 16:10
haoshanmi 发表于 2013-1-31 19:29 / @/ m0 }6 N8 u* X0 t# I6 S
谢谢版主的指点~！此板子跑安卓系统200M就跑不起来，版主认为哪个地方的不到位是最关键的呢？是否是差分信 ...
3 u, z1 ]+ u4 v" q+ z% `3 L
DDR3要走菊花链的；数据线组内控制在20mil以内；地址线控制在100mil以内；3W规则；良好的参考平面。跑400MHz没问题啦~
作者: hantown    时间: 2013-2-2 17:31
实在是高手贴，学习学习！
作者: hantown    时间: 2013-2-4 09:10
期待楼主放第三款板出来！. H2 B0 q: l, G- L" @# Z3 C+ r
期待学习学习！！
作者: qwzcp1229    时间: 2013-2-4 15:02
huangxiong 发表于 2013-1-21 16:42
. q) I6 D5 U# W4 @2 i# x7 _5 ?粗看了一下，一看就知道没有正规培训过的，线宽I2C的两根线线宽都不一致，孔打的杂乱无章，差分线都没有设置 ...
# G+ S' p5 R. P& x) O( i" x
正规培训过？  画板子还要花这冤枉钱？  自学的不比培训的差吧
作者: huangxiong    时间: 2013-2-4 16:20
本帖最后由 huangxiong 于 2013-2-4 16:22 编辑 1 y2 M2 h$ ]& p

: ~' `& {  [+ t% _  b# n业余跟专业比，差别大着呢，看来你刚入行，还没摸到门
作者: lililu    时间: 2013-4-7 13:57
向高手学习
作者: chensi007    时间: 2013-4-7 21:54
元件看起来很多。你把元件与元件挨着放，或者用0402封装会好很多。而且省线省空间。
) C. |- t: L/ i7 I, I布局要加强。7 o' S' o: L5 F. L. n
DDR3部分就不说了。SIGNAL2 SIGNAL3都没参考平面。电源线太细。3W规则不满足。。。。。。。。。。。。
作者: haoshanmi    时间: 2013-4-9 18:06
对DDR3模块画了块小板子，请大家指点下，看那些地方不合理需改善！{:soso_e183:}

newpro - 副本.rar

851.03 KB, 下载次数: 30, 下载积分: 威望 -5

作者: jimmy    时间: 2015-1-13 17:12
MARK...+ E2 k' Y4 L4 ~# W: `/ X

& |1 n; Y( S9 [) u' [明天看。
作者: fangbuyun    时间: 2015-1-13 20:11
学习了
作者: cartman    时间: 2015-1-19 16:12
这还有说没摸到门的，还给不给作为菜鸟的一点信心？



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