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标题: 请教几个FPGA的问题....请大家进来看看 [打印本页]
作者: xiaoyunvsmm    时间: 2013-1-11 09:11
标题: 请教几个FPGA的问题....请大家进来看看
第一：FPGA有复位引脚（RST）么？需要连接复位信号么？: n8 n; v7 _' M* {  l8 |$ D
第二：FPGA连接DDR2，要接到DQ信号上还是DQS信号上？还是说随便接IO就可以？
: D0 R. g8 q; F: W' x: g附上Cyclone IV引脚说明一份，请大家指导我一下...
" w$ x* z4 h( Q5 C" I- k PCG-01008.pdf (172.89 KB, 下载次数: 28) 6 c# p; O, P0 [0 x2 T) X
也请和我一样不明白的朋友帮我顶起~~~
作者: popcup512j    时间: 2013-1-11 09:21
1.FPGA本身没有复位引脚，但内部系统需要复位引脚，因此需要内部设计时将复位引脚分配到FPGA的外部引脚上。
- R# Y  s! Q* _, w8 ]: }4 V2.DDR2是不能随便接的，DQ和DQS都需要，是成组出现的。8位或16位DQ需要一个DQS。（数据线）
作者: xin_515    时间: 2013-1-11 09:24
楼上仁兄解释1不敢苟同
作者: xiaoyunvsmm    时间: 2013-1-11 09:54
popcup512j 发表于 2013-1-11 09:21
5 B: |) u7 l2 B, e6 Z0 a' U2 X2 `1.FPGA本身没有复位引脚，但内部系统需要复位引脚，因此需要内部设计时将复位引脚分配到FPGA的外部引脚上。 ...

( h7 k6 {4 Q8 W+ ~9 M, H9 T1、按照你的说法就是复位引脚没有专用的，自己指定就可以对吧？/ q4 k! l8 K. R* d9 j4 A8 F3 t
2、DQ和DQS不能随便连接IO，要连接到专用的DQ、DQS功能引脚上对么？
作者: xiaoyunvsmm    时间: 2013-1-11 09:55
xin_515 发表于 2013-1-11 09:24
7 R! b) Y( U1 T  W7 G- h  B楼上仁兄解释1不敢苟同

! G/ F3 \8 t1 `那请问你有什么不同的看法么？麻烦把你的想法也说出来供大家参考学习一下可以么
作者: popcup512j    时间: 2013-1-11 09:59
有看了看资料，我回答的第一点确实有些问题。3 J/ G2 M5 M7 U
想要FPGA本身重新加载的话需要控制DEV_CLRn引脚。
, x7 {) R" O8 a8 P因为长期用altera的官方配置电路，这部分没有深入研究。
' t5 _$ S/ K6 P) o' k所以想当然回答了。
作者: popcup512j    时间: 2013-1-11 10:02
本帖最后由 popcup512j 于 2013-1-11 10:11 编辑 8 O* D0 d/ r2 X# x* J8 r
xiaoyunvsmm 发表于 2013-1-11 09:54
: T( I. s( g) h1、按照你的说法就是复位引脚没有专用的，自己指定就可以对吧？
+ X: X% M* V" t& C5 L% T2、DQ和DQS不能随便连接IO，要连接到专用 ...
: f4 e- q% H; H4 q
4 [1 i$ \% E0 z
如果说，不是重新加载FPGA硬件功能的话只要分配一个引脚就可以。( S* ?, A$ p+ b0 J4 E* [1 W' I& J
如果复位的同时还要加载FPGA的硬件，那就需要控制配置部分电路，DEV_CLRn这个引脚。' h' r- X- [* p2 _
DQ和DQS确实不能顺便接。最好还是能有project编译一下，看看能不能满足时序。
作者: xiaoyunvsmm    时间: 2013-1-11 10:14
popcup512j 发表于 2013-1-11 10:02 ; u. P, r% O2 ]: U. y
如果说，不是重新加载FPGA硬件功能的话只要分配一个引脚就可以。8 _" c$ N! z4 z: P7 |
如果复位的同时还要加载FPGA的硬件， ...
4 q9 ~5 R2 C3 r6 Q
对了，我还想问问，DDR2的地址信号不用接在DQ专用引脚上对吧？呵呵，谢谢~~
作者: popcup512j    时间: 2013-1-11 10:22
本帖最后由 popcup512j 于 2013-1-11 10:24 编辑
. w" l. J7 o- C3 N. j
xiaoyunvsmm 发表于 2013-1-11 10:14 , l% o% w! e* Q+ s. V3 q
对了，我还想问问，DDR2的地址信号不用接在DQ专用引脚上对吧？呵呵，谢谢~~

1 V3 e4 R3 E$ p" x$ _
5 S. H7 R: k- I那个是没有这种特殊的要求的。但是不要和数据引脚太远，尽量在一个bank内。最好做个project仿真一下，满足时序要求不。* L3 H# S7 P. x5 h/ |& f8 L
你可以到altera官方网站上下个开发板的包，里面有原理图和PCB版图。
( Q8 f8 s9 S, X7 Y/ @+ H. W' g" F你可以参考一下。
作者: xiaoyunvsmm    时间: 2013-1-11 10:34
popcup512j 发表于 2013-1-11 10:22
/ }4 U& I. ?/ Y, s0 V* j那个是没有这种特殊的要求的。但是不要和数据引脚太远，尽量在一个bank内。最好做个project仿真一下，满 ...

0 L5 B- z" B- F/ q( x1 T$ B好的。小弟刚涉及这一块...不懂的太多~~
作者: popcup512j    时间: 2013-1-11 10:37
那一定要仔细看看你一开始上传的那个文档。
" y2 w$ v# v1 Z另外，去altera下个开发板的资料包看看，会有很大的帮助。
作者: 819535006    时间: 2013-1-11 12:18
复位应该没什么要求，接到复位就好。
" ?5 P, S$ A! aDQS要接到GC或者CC比较好，DQ一组线尽量接同一组IO，做到timing的匹配



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