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标题: DDR匹配电阻 [打印本页]
作者: suicide915    时间: 2013-1-6 15:53
标题: DDR匹配电阻
DDR数据线、地址线的匹配电阻: h& W) `0 U8 P! L
" u) ?$ m- S! x, \5 ?0 {% ]5 y  }4 a
布局的时候应该靠近FPGA还是靠近DDR放置呢？: D4 N: L! i, l  k! b5 z

% q  ?. B0 k# @5 a" @布局的时候有什么要求？
作者: 香雪海    时间: 2013-1-7 08:22
看芯片的数据手册，不同的型号也会有不同的要求！
作者: willyeing    时间: 2013-1-7 08:39
这些规则是仿真做出来的，学学仿真吧。
作者: 风刃    时间: 2013-1-7 09:25
对于高速的，都是仿真调试结果说了算。如果没条件仿真，按照经验，串阻一般靠近CPU放置。带ODT功能的IC，一般不需要串阻作阻抗匹配。
作者: 0aijiuaile    时间: 2013-1-7 09:35
1.FPGA一般内部带DCI功能，不需要串阻； - g0 }9 u. ?; v$ |/ ^+ S  B
2.如果是DDR，则上拉电阻一般还是需要的，如果是DDR2以后，则数据线则不需要进行上拉电阻匹配；3 E, |9 @" {5 r% d
3.对于简易拓扑结构，<2的负载（DDR），可以不需要进行阻抗匹配，只要保证线长尽可能短则可。
作者: sleepyingcat    时间: 2013-1-7 10:06
空口无凭，需要仿真和实际的布局布线相结合，最好再参与回板后信号测试，与仿真相比较
作者: 0aijiuaile    时间: 2013-1-7 11:09
sleepyingcat 发表于 2013-1-7 10:06 5 L9 f7 L& I  O
空口无凭，需要仿真和实际的布局布线相结合，最好再参与回板后信号测试，与仿真相比较

/ C6 \, p2 P: \+ A仿真也并不能解决所有的问题，仿真只能给出方案上的评估，用一般二维仿真工具对于很多方面的影响都无法考虑，如：耦合后的串扰，SSN，走线的三维结构；且模型的不精确或不完整都会影响仿真的精度。因此对于仿真而言，一般公司所做的，所考虑的还不是太多。所以不要太迷信仿真。以上的建议也是我多年仿真所得，但只是参考建议，希望对大家有所帮助。



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