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标题: 关于Virtex5对DDR2的仿真问题，差分时钟怎么仿真？ [打印本页]
作者: yinning    时间: 2012-12-19 11:16
标题: 关于Virtex5对DDR2的仿真问题，差分时钟怎么仿真？
用FPGA控制DDR2，由于FPGA的时钟的管脚不支持DIFF_SSTL18，将FPGA提供给DDR2的时钟输出改成单端的，不知是否可以行通？请高手指教！
4 [' f8 s3 S+ ?4 r7 \8 T: f
作者: willyeing    时间: 2012-12-20 09:19
应该可以只要时钟频率够低200MHz左右。差分只是为了提高速率，增加抗干扰能力
作者: willyeing    时间: 2012-12-20 09:20
硬件设计方面要注意一下
作者: yinning    时间: 2012-12-24 09:14
谢谢！
作者: twffwt    时间: 2012-12-24 18:19
请教下你的FPGA模型是怎么弄的呢？？
作者: Ivan_GONG    时间: 2012-12-26 17:14
FPGA 只要电平标准一样就行了   差分电平和单根电平不一样的话看看能不能互相驱动，如果能互相驱动就改用单根电平的模型来做，  不能直接改差分的为差分的   
" g; E9 @. Q! v一句话  什么电平用什么模型
作者: yinning    时间: 2013-1-4 14:24
twffwt 发表于 2012-12-24 18:19 * I' R) t% Z: [* U* g
请教下你的FPGA模型是怎么弄的呢？？

: S7 F1 q2 k$ u8 L在官网上下载的，然后再根据自己的需要，修改一下就可以了。
作者: twffwt    时间: 2013-1-5 11:53
yinning 发表于 2013-1-4 14:24 9 A7 H. F- `2 [# s% r
在官网上下载的，然后再根据自己的需要，修改一下就可以了。

8 U4 w1 T; D3 C/ Q你试过用Quartus II产生的FPGA的IBIS模型吗？？
作者: yinning    时间: 2013-1-8 15:54
twffwt 发表于 2013-1-5 11:53 5 w) V+ @. u  ?0 e! t& r3 ^4 E
你试过用Quartus II产生的FPGA的IBIS模型吗？？
# f, O/ g* X: `. F0 h5 {
没有
作者: icy88    时间: 2013-1-10 09:30
模型是有支持的2 Q4 f0 E4 j" P0 g" C

3 R0 Y2 P! ~9 D4 ]2 b% v ( r- C/ P/ Y3 z9 f  q
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