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标题: 各位高手帮忙看下高速走线有什么弊端 [打印本页]
作者: PCBPCBpcb    时间: 2012-12-14 10:06
标题: 各位高手帮忙看下高速走线有什么弊端
! U4 j1 N; N9 N. g& a
图示所示黄色的的是DATA线，粉色的是address线。交叉的地方不好避免啊！请问影响会很大吗？' \$ B" V5 |* ?1 K% N. t" `
此图为DDR3的截图，使用的是通孔，大面积的铺铜是 GND铜箔。; m* d; a& w# O: Z
请赐教
作者: PCBPCBpcb    时间: 2012-12-14 10:09
标题: 这是另外的两层
3 N# g  L* s! S; h1 h# |9 O" c& f
跟上帖
作者: newyk8000    时间: 2012-12-14 10:11
走线跨分割，对阻抗影响较大！
作者: 香雪海    时间: 2012-12-14 10:15
跨分割严重，等长绕的也不好，有一对儿差分线走的也有问题（加粗了）
作者: PCBPCBpcb    时间: 2012-12-14 10:17
标题: 跟帖
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  ]$ D" B" T' d5 q; l
正背面各两个DDR3，叠着放的。因为空间有限。
/ D( J( |1 h1 Q, d3 e( s, L这是全部的层面。
+ }. }) F& O0 s1 _3 B3 z请各位指点，这样的层叠顺序有没有啥问题
作者: PCBPCBpcb    时间: 2012-12-14 10:19
跨PLAN是说的跨VCC吧，差分线没办法  datasheet要求的线宽
作者: PCBPCBpcb    时间: 2012-12-14 10:27
跨PLAN  应该说的是跨越不同的属性的参考平面吧
作者: cxt668    时间: 2012-12-14 10:51
沙发
作者: 香雪海    时间: 2012-12-14 13:33
你有两个信号层是相邻的，注意不要平行走线就可以了
作者: 风刃    时间: 2012-12-14 14:03
DDR3,注意信号线间距，地址走菊花链。数据线上VIA之间间距过密。
作者: 风刃    时间: 2012-12-14 14:05
一些chip离DDR有点近；



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