EDA365电子工程师网»技术社区 › 电子技术社区 › Allegro&Orcad PCB论坛 › 大家有空讨论哈上下拉电阻布局有哪些讲究？？

大家有空讨论哈上下拉电阻布局有哪些讲究？？

查看数: 803 | 评论数: 14 | 收藏 0

关灯 | 提示：支持键盘翻页<-左右->

帖子模式

twffwt

发布时间: 2012-12-11 21:45

正文摘要:

本帖最后由 twffwt 于 2012-12-13 15:05 编辑 2 \" ?1 G/ t# B; z6 A5 v: U: B" l' X( T* W9 U3 E7 P2 O 大家有空讨论哈上下拉电阻布局有哪些讲究？？我看过于博士那资料说，对于上下拉电阻的布局没 ...

zhopaa3721 发表于 2012-12-13 15:54

本帖最后由 zhopaa3721 于 2012-12-13 15:55 编辑

twffwt 发表于 2012-12-12 21:04 7 _& N: M0 o9 j/ n& U
上下拉电阻这两个布局方案哪种应该优先选择呢？大家说说自己的想法吧。。。这是FPGA设计的JTAG接口

我想知道怎样设置才能使焊盘是两个圈圈的？？？贴片焊盘就是一个圈的那种？？？

twffwt 发表于 2012-12-13 12:49

本帖最后由 twffwt 于 2012-12-13 12:52 编辑

lap 发表于 2012-12-12 08:24 7 j7 v$ g) x7 g1 G G5 V: B
个人感觉上下拉的布局确实没多大讲究，但是要考虑一个STUB的问题。STUB要求尽量短即可，特别是时钟更需要注 ...

时钟会用到上下拉电阻？？时钟即便是用到电阻通常也是串接一个电阻来进行阻抗匹配，这样的话尽量没有STUB...

lap 发表于 2012-12-13 08:02

twffwt 发表于 2012-12-12 18:24 ' O p7 X* I& C1 M! N# q
要是连接成fly_by这种形式，就用不大着考虑STUB了噻？？你觉得呢？？

11楼说的很详细，可以作为参考。

ginooolu 发表于 2012-12-12 22:29

就個人認知提出一些看法: 雖然線路上都是上下拉，但功能可能不盡相同
如果是低速信號，上下拉也是一般阻值(如4.7K, 10K)，這些電阻通常不重要，可以最後再放
如果是特殊的阻值，通常會影響IC內部的迴路(通常這種信號也只會單接一顆電阻)，這時會希望不要離腳太遠，這種信號偶爾可能伴隨著線寬線距的設定
如果是高速信號，這些上下拉可能用於阻抗匹配，位置就要看是否有要求。如DDR，就要擺設像樓上方案一的擺法，但如VGA_RGB，就會像方案二的(還是要看trace的阻抗分佈)。
以JTAG來說，個人認為方案一的走法比較適當，但可以調整電阻位置再縮短分岔。