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标题: 关于覆铜的问题,请高手指教! [打印本页]

作者: yinning    时间: 2012-11-27 11:17
标题: 关于覆铜的问题,请高手指教!
我用的是16.2版,破解的。现在画图遇到了覆铜的问题,当我覆铜时,只要shape与line,via,smd规制设置的稍微大一些,覆铜时就会出错或者覆不完整,不知道什么原因,请问覆铜成功与否和什么因素有关?
作者: 香雪海    时间: 2012-11-27 14:15
你覆铜的间距设的大了肯定都避让了,自然会不完整,你别设那么大就可以了,另外出错的话要看是什么错误,不说清楚是没办法帮到你的
作者: yinning    时间: 2012-11-27 16:11
香雪海 发表于 2012-11-27 14:15 % _0 G6 `4 O% X: O9 p2 A5 @2 L
你覆铜的间距设的大了肯定都避让了,自然会不完整,你别设那么大就可以了,另外出错的话要看是什么错误,不 ...

$ J" k& r  H. X& Z1 G8 t间距设置小了当然可以,这个我试过了(shape to smd ,shape to via 还有其他,间距都设置成5mil,成功),但是实际电路板不可能这么处理的,理论上在 TOP,BOTTOM层覆铜时,shape to smd,shape to via,shape to pin要设置为15~20mil的,当我设置成这个的时候,覆铜就出现错误,有的错误是该smooth掉的地方,反而没有smooth掉;有的错误是铜皮就消失掉了;请问该根据什么依据来调整规则呢?谢谢!
作者: 香雪海    时间: 2012-11-27 16:13
你那设置的也太大了,那些理论你是在哪看的?
作者: evazhou    时间: 2012-11-27 21:49
我也遇到过这样的问题,铜皮有时避不开,不知道什么原因.
作者: EDADQP    时间: 2012-11-27 23:03
xuexi
作者: iaiping    时间: 2012-11-27 23:12
4楼说的对。。。你那间距也太大了。。。5mil足够了。。。
作者: yinning    时间: 2012-11-28 09:59
iaiping 发表于 2012-11-27 23:12 ; y- l4 {3 G$ s& q
4楼说的对。。。你那间距也太大了。。。5mil足够了。。。

& J6 T. F# M) \! A怎么可能是5mil呢?你说的不是内电层的覆铜吧,如果是,我认为可以的,我说的是表层的覆铜,线与线间距理想情况是3倍线宽的,正常情况下高密度电路板线宽5~6mil,这样在表层覆铜时,铜片与走线间隔是15~20mil,不是正常吗?我之前用protel画图已经3年多了,现在刚刚启用cadence,我也参考过XILINX的开发板,他们也是这么设置的。
作者: w422625045    时间: 2012-11-28 15:07
yinning 发表于 2012-11-28 09:59 6 e; I8 D5 q" G6 ?
怎么可能是5mil呢?你说的不是内电层的覆铜吧,如果是,我认为可以的,我说的是表层的覆铜,线与线间距理 ...
8 r( d1 t" @' m& s
这个间距 一般是和制版商加工精度有关,cooper与via  pin line 一般10mil就差不多了,如果你的pin或者封装插孔比较大,把间距弄成15-20就比较合理,5mil的确过小,不过板商还是可以做出来的
作者: iaiping    时间: 2012-11-28 18:51
yinning 发表于 2012-11-28 09:59 - h- i- M+ J# t$ c, i' Y( R% u" P! _
怎么可能是5mil呢?你说的不是内电层的覆铜吧,如果是,我认为可以的,我说的是表层的覆铜,线与线间距理 ...

4 R$ u4 ?+ `# O' k! M换成工艺强点的板厂吧兄弟。。。
作者: yinning    时间: 2012-11-29 09:37
iaiping 发表于 2012-11-28 18:51 7 \1 l0 L% f2 s5 G/ {! l9 e
换成工艺强点的板厂吧兄弟。。。
7 |; F% E4 s$ ]/ z6 h
工艺上当然没问题,我现在想知道大家在表层覆铜的时候,有没有遇到类似的问题,shape to line,shape to via,shape to pin,shape to smd的间距都可以随便设置大小吗,有什么可以参考的依据吗?shape的全局参数有改的必要吗?
作者: iaiping    时间: 2012-11-29 13:09
yinning 发表于 2012-11-29 09:37 1 `/ p. d2 Q9 v1 r+ c) F
工艺上当然没问题,我现在想知道大家在表层覆铜的时候,有没有遇到类似的问题,shape to line,shape to v ...
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目前还没有遇到过。。。。
作者: weisty919    时间: 2012-11-29 16:54
学习了,谢谢!!
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