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标题: 本人做的一块PCB，欢迎大家指点。 [打印本页]
作者: liyumingyh    时间: 2012-11-13 09:44
标题: 本人做的一块PCB，欢迎大家指点。
此方案是i.mx53的平台的。制板要求没有上传。由于考虑到成本要求，没有做盲埋孔，全部是通孔，同时将板层由8层减为6层，在部分器件上也没有用0201的，所以限制了布局。问题可能多多，希望大家不吝赐教。

PCB.zip

1.81 MB, 下载次数: 866, 下载积分: 威望 -5

作者: liyumingyh    时间: 2012-11-13 09:46
是用AD6做的。
作者: huasheng501    时间: 2012-11-13 11:55
问题确实很多，比如：1、你设的data 、add class里的线没有等长；2、很多单端线不知道你为什么在连焊盘处做成带圆弧的，没有必要这么做吧；3、U30里的29号管脚确定没有网络吗？4、没有连通的网络很多，尤其是GND网络；5、BGA的电源和地网络可以相邻的共用一个过孔，但是一个过孔附带的焊盘不能超过两个，且过孔需要在两焊盘之间；6、BGA里面，顶层走线不能超过从外往里数第三排焊盘，你的里面有几根长线，还在里面穿，会造成短路的，FBGA也同样的，你看你的U23与U15；问题还很多，慢慢修改吧，吃饭去了，有空再帮你看，给好评哦！
作者: 77991338    时间: 2012-11-13 12:36
楼上很犀利啊...DDR部分确实还需要进行修改修改....等长是个问题...你的等长精度设置太大...一般的话DDR等长精度控制在40mil也就是1mm以内最好(+-20mil)...DDR的Data线与地址线时钟线也是需要一起等长的...数据线最好就是按照DDR的规则...一般是8个字节一组数据线...同组数据线走同层为最佳...还有你的CLK线用地线包裹起来好点..还有就是DDR的RESET的走线...最好是在第四层那个交汇点的地方挤个过孔下去...哪怕是不用换层也比你这样直角走线要好的多...
作者: 黑驴蹄子    时间: 2012-11-13 13:13
现在都喜欢把公司的技术资料往外发啊
作者: 77991338    时间: 2012-11-13 13:24
黑驴蹄子 发表于 2012-11-13 13:13
9 y: p' i- k& L现在都喜欢把公司的技术资料往外发啊

3 d% ]+ z6 a. x* \" o( Y) ^& s: P还好吧...反正我发的东西抄板的拿去也木有用...都是一些产品上的某个部分的侧板啊什么的...嘿嘿...这点意识还是有滴
作者: liyumingyh    时间: 2012-11-13 15:52
huasheng501 发表于 2012-11-13 11:55
6 }4 X# ]  w& [- e7 d" X, I问题确实很多，比如：1、你设的data 、add class里的线没有等长；2、很多单端线不知道你为什么在连焊盘处做 ...

. ^4 a2 Z1 j; ^2 z非常感谢点评。
作者: liyumingyh    时间: 2012-11-13 16:00
77991338 发表于 2012-11-13 12:36   |; X3 I6 _6 V, S7 n
楼上很犀利啊...DDR部分确实还需要进行修改修改....等长是个问题...你的等长精度设置太大...一般的话DDR等长 ...

' t' ]4 p9 o1 B谢谢点评指点。DDR的ADD是差分等长的，到每个点的长度都是25mm左右。DATA也是按照25mm等长去做的。CLK的长度要加匹配电阻的长度以及电阻两端的长度，总长是在25mm左右。没有精确在1mm。飞思卡尔的DEMO最长和最短相差了5mm。
作者: part99    时间: 2012-11-14 03:16
其实DDR等长可以不用太严格，实际的测试中，建立时间和保持时间很容易满足。我可以说坛子里很多人并没有真正layout+测试过DDR。: V& I6 n6 ^, _
我觉得你板子最大的问题是电源，特别CPU的1.3v和3.3v电源退耦设计，引线那么长，地的回路也不好，增大了ESL，还容易耦合很多噪声。
2 m. ?5 P$ f: s7 t  Z6 N+ @还有，一个CPU挂4颗RAM，地址控制线竟然不挂到VTT，也不做任何终结电路，原理图设计本身就有问题。
作者: liyumingyh    时间: 2012-11-14 11:10
part99 发表于 2012-11-14 03:16
& B# j3 i$ D, o, O其实DDR等长可以不用太严格，实际的测试中，建立时间和保持时间很容易满足。我可以说坛子里很多人并没有真正 ...

2 l0 f/ P6 `3 N9 X( K谢谢点评。
作者: ldkopaq    时间: 2012-11-16 17:01
没有用过AD6，只接触了AD9，GND层可以直接弄成负片地层，信号3层可以换成电源负片层，毕竟走线也不多，这样电源就可以缓解很多吧，感觉挺多线不是很重要的，可以跨分割的
作者: ldkopaq    时间: 2012-11-16 17:12
也许4片DDR对贴后竖着放会比较好走线，整版的地过孔有点少，布局也不是很紧，有点点乱，纯属个人意见，别介意
作者: wanghanq    时间: 2012-11-16 23:06
请教个问题：在PCB中，常常会放置一些必要的自动注释，有些可以通过放置特殊字符实现。
3 }7 E+ q# _% Q* M6 K5 q- t/ B. O3 D4 T5 H- {4 [( d
只是图中的这个叠层示意图一直没有找到放置的方法（蹄子曾提到或叠层设计相关的问题，当时就想到还有一个遗憾就是没有找到这个示意图的生成地方）
7 A- z* v2 {  x: e% d4 a  U2 p& J
3 K9 D1 J& U0 L2 M; c6 v9 C0 K
2 T" Q0 g+ z6 K* S; j  B+ B5 _
* Q2 a' F' Y' O另外的图形示意如 altium提供的案例文档：DT01.PCBDOC中的图示
6 z: `4 X# W& X; b
: B# W! I' I+ a/ ]
5 R* J1 I1 T7 u( T. U- j
$ h! Q( _9 e. L, _/ l
! |" Z2 d) _% y: B1 n5 T% t) }6 @/ X$ g8 @& I0 Z$ ?
上面的这些图示可否用到？在哪实现？
作者: zzgezi    时间: 2012-11-17 21:07
又长见识了。
作者: liyumingyh    时间: 2012-11-19 10:05
ldkopaq 发表于 2012-11-16 17:12
1 i& q) r8 x) m6 k) i也许4片DDR对贴后竖着放会比较好走线，整版的地过孔有点少，布局也不是很紧，有点点乱，纯属个人意见，别介 ...

2 A5 C7 i. q5 b, R谢谢点评
作者: gl2050    时间: 2012-11-21 10:45
学习学习！！没用过AD
作者: xsl326835    时间: 2012-11-26 20:53
还不如拿飞思卡尔的公版改改呢？
作者: xsl326835    时间: 2012-11-26 20:54
从网标看应该是ALLEGRO转出来吧？
作者: liyumingyh    时间: 2012-12-4 16:35
xsl326835 发表于 2012-11-26 20:54 ! F2 m& ~, u5 N4 @5 ~1 U' o
从网标看应该是ALLEGRO转出来吧？

/ |( M. s, s4 ^  t* t你说的一点也没有错
作者: linbanyon    时间: 2018-6-4 20:17
谢谢



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