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标题: DDR3走线规则，求验证 [打印本页]
作者: dgwq    时间: 2012-10-25 11:14
标题: DDR3走线规则，求验证
从网上转了一个，在这论坛也看了一些资料，说法都不一样，有没有个比较统一的走线规则啊？3 h/ s, o/ a6 [0 L: I0 M- L

8 r6 W4 F  b+ U5 x8 X' \另外，要求同组同层走线，比较难实现吧，因为走线本身就交叉，或者本身PIN就在不同的层，跨层走线在所难免啊。" o9 M4 H, K' b1 l5 O

% n' A7 ^* E: _求各位老大，发一个验证OK实用的详细DDR3标准出来吧,我们万分感激。' Y+ B4 z' u5 g% N' i* M, S. ]2 q7 T; l
DDR3走线规则(new).rar (26.17 KB, 下载次数: 1620)
作者: WXWX    时间: 2012-10-25 13:45
也想了解！
作者: dgwq    时间: 2012-10-26 11:14
自己顶下
作者: eeicciee    时间: 2012-10-26 19:01
本帖最后由 eeicciee 于 2012-10-26 19:05 编辑   q+ X: N2 c6 S( ]
6 O8 W( I: n. z% K) V3 B
谢谢分享.但是图片好像有问题，拓扑不对
作者: liaihua1997    时间: 2012-10-27 11:59
eeicciee 发表于 2012-10-26 19:01
: W, ^; x. b; M- s# ?+ h) D谢谢分享.但是图片好像有问题，拓扑不对

1 ^1 ~6 G$ j8 B/ H' k" j这种方法不对，这不是DDR3的走线规则！
作者: liaihua1997    时间: 2012-10-27 11:59
发错了，呵呵，这种方法不对，这不是DDR3的走线规则！
作者: qikuizhou    时间: 2012-10-27 21:33
kankan
作者: dgwq    时间: 2012-10-27 23:52
liaihua1997 发表于 2012-10-27 11:59 " x! l! @$ Q5 H+ N! ^$ O
发错了，呵呵，这种方法不对，这不是DDR3的走线规则！
+ l0 C+ U( H2 x# {% h! M
我也是在网上找到的，有没有DDR3的比较详细的走线规则分享下。
6 F& l! v' U, C这个论坛以前发的DDR3的帖子我都看了，讲的不是很清楚。
作者: yingge63    时间: 2012-12-29 10:46
想起DDR就是头疼的事啊！
作者: Junhao    时间: 2012-12-29 13:39
看看
作者: wumeng1217    时间: 2012-12-29 13:45
看是复杂其实很简单，
& X' `" m- G+ i( Q# |. p; i地址。控制等走菊花链结构，分别等长，
% O2 l) ?% ]* F: F+ z数据8位加DQS同组走，等长。不适所有数据同层。
作者: fsq2011    时间: 2012-12-29 16:01
这里要区别一下cpu--ddr/ddr2之间是否有串阻，
3 ?5 k1 C( E1 x" ?3 U一般情况下，cpu-串阻部分比较难做到同组同层，但串阻到ddr部分，是要求做到的；
- i. x6 k) l# M; M: a9 W6 t% i没有串阻的，都是要求同组同层走；
' h7 g1 U( n4 e2 u7 ]& h至于说很难走，是不是你的板子层数少，空间不足？
作者: 南林维京    时间: 2012-12-31 22:17
下个DDR的板子学习学习可以
0 q; T4 }5 ]* L
作者: ailang    时间: 2013-1-3 11:12
刚画完DDR3，如果你板子够大的话，其实还是很好画的。摆放元器件是关键，我都是自己连线的，DDR没有用自动布线。
作者: part99    时间: 2013-1-4 12:52
楼主的拓扑结构是DDR2而不是DDR3！: c  r3 U6 c3 o8 ?3 C% a7 f' K
我才测试过一个DDR3的板子按楼主的拓扑结构走线，信号很差，原来设计是DDR3-1600（时钟800MHz）， 结果降频到400MHz还经常死机，后来降到300Mhz左右总算比较稳定。
* O# w7 h1 _2 h& s2 P这样的拓扑结构画DDR3死翘翘！DDR3一定要走fly-by！
作者: dgwq    时间: 2013-1-4 13:38
part99 发表于 2013-1-4 12:52
% C, l( W* |  {) ]楼主的拓扑结构是DDR2而不是DDR3！8 l. s+ `6 `+ R& H, z
我才测试过一个DDR3的板子按楼主的拓扑结构走线，信号很差，原来设计是 ...

( u4 n- U! @  k$ d2 @学习了
作者: yuhuikeji    时间: 2013-1-4 14:06
请不要误人子弟，要发就发正确的，谢谢！！
作者: dgwq    时间: 2013-1-4 15:05
yuhuikeji 发表于 2013-1-4 14:06 , G" M) ?3 T( {: U+ ~- H
请不要误人子弟，要发就发正确的，谢谢！！
7 x* r* s, r* F
指点下，兄弟。
作者: lililu    时间: 2013-3-21 16:23
吸取精华呀
作者: chuxuepcb    时间: 2013-3-22 16:31
part99 发表于 2013-1-4 12:52
9 d# j6 \! c) P. Z7 ^1 x楼主的拓扑结构是DDR2而不是DDR3！8 \8 P* P  H, I2 u' o
我才测试过一个DDR3的板子按楼主的拓扑结构走线，信号很差，原来设计是 ...

& _/ C8 B8 D, u6 Q+ ]$ _
- j+ @+ N) ]( k2 o+ h# H请问fly-by是个什么结构，有看的清楚的示意图吗？谢谢，重点关注一颗DDR3的！
作者: part99    时间: 2013-3-22 22:33
chuxuepcb 发表于 2013-3-22 03:31
$ f. Y+ m- m! {# A* K请问fly-by是个什么结构，有看的清楚的示意图吗？谢谢，重点关注一颗DDR3的！

. b: {1 {3 [$ Ofly-by就是比菊花链还要近的拓扑结构，一颗DDR3没有拓扑结构，直连就是了。
作者: androson    时间: 2013-9-2 15:17
chuxuepcb 发表于 2013-3-22 16:31
" K, I' x+ Q0 M$ |请问fly-by是个什么结构，有看的清楚的示意图吗？谢谢，重点关注一颗DDR3的！

3 M/ Q/ f1 B( U+ Z4 b+ [9 h2 q单颗DDR3，假如D0~D7、DQSN0、DQSP0（其它控制信号如DM0、CKE、RAS、CAS、BA0~BA2）过孔走SIG1层；D8~D15 、DQSN1、DQSP1、DM1走TOP层（不打过孔），TCKP，TCKN走TOP层，这样会不会导致阻抗的不匹配！（我想说的是过孔引起的阻抗不匹配以及层不同引起的阻抗不匹配。如果有影响，会引起什么样后果（CPU主频440MHZ，CPU与DDR3都在TOP层，层设置  TOP GND  SIG1 SIG2 POWER BOT）。请高手赐教，不甚感激！！！
作者: jh1899    时间: 2013-9-3 16:25
DDR3 看來真的難做嗎?
作者: semisky100    时间: 2014-1-23 14:55
撸主找到资料没有呢？给我一份吧
作者: 這侽孓譙悴丶    时间: 2014-1-24 12:21
要求同组同层走线，比较难实现吧？因为走线本身就交叉，或者本身PIN就在不同的层，跨层走线在所难免啊？
7 C3 b) Y& k3 s- X0 ^/ Z  N6 i6 q0 u
DDR和SDRAM的数据线是肯定要同组同层的，且间距要保持在两倍线宽间距以上，一般都是做1：2，数据线同组同层很容易做到，但地址线就比较难，地址线没数据线严格，可以不同层，但能做到做好不过了，至于间距就看空间而定了，空间大的话做好都做到1：2，是在没办法也只能做1：1的间距。走线交叉和PIN不在同一层这有什么关系？你同一组的数据线都打孔走在一起且走同一层这有什么问题么？交叉的就用两个层面这有问题么？如果说没层面走线的话那只能说你在评估板子需要用到几层才能做得出来的时候评估有误。
作者: 這侽孓譙悴丶    时间: 2014-1-24 12:23
还有一般像DDR这样的小系统的电源都是单独在电源层切一块的，切的时候要保证数据线和地址线不跨切割。
作者: j淋雨    时间: 2014-1-24 17:37
有些时候四层板，然后空间又有限，DDR3只能走T型了
作者: cherrybabylle    时间: 2014-1-25 09:45
走线要走FLY-BY,如果有排阻，排阻放在终端，也就是高位，VTT也要铺铜处理
作者: qingtian52014    时间: 2015-6-22 23:51
part99 发表于 2013-1-4 12:52
) Z& v0 V/ K) P4 U2 z- U楼主的拓扑结构是DDR2而不是DDR3！' P4 |8 d, j5 c+ ~4 R
我才测试过一个DDR3的板子按楼主的拓扑结构走线，信号很差，原来设计是 ...
; V$ V2 q/ T, U) @/ s+ _: c4 J
恩，想问下，DDR3 FLAY-BY  两片 地此线 相差 500MIL 有没啥关系？   800M/667M   其中有一根最长 2500MIL其它的都在1900-2200左右，时钟线打算挠成2500左右？% F/ `/ y4 I- U& ~: B# J
作者: jacekysun    时间: 2015-6-23 09:19
wumeng1217 发表于 2012-12-29 13:452 B) p2 B" H/ p* w
看是复杂其实很简单，' k' e& J3 X& h% R$ |2 u
地址。控制等走菊花链结构，分别等长，
5 |- T1 T+ U1 k3 u) Y数据8位加DQS同组走，等长。不适所有数据同 ...
4 r7 t( G4 E; r: a' c
right& T7 }* m7 X& L/ J, t% I! S
作者: f__liu    时间: 2015-6-23 13:51
单端
作者: part99    时间: 2015-7-29 12:13
qingtian52014 发表于 2015-6-22 10:51
' I/ [3 G4 w3 E6 H% U; e! U3 j恩，想问下，DDR3 FLAY-BY  两片 地此线 相差 500MIL 有没啥关系？   800M/667M   其中有一根最长 2500MI ...
4 v# V" O) w: T1 u* `
先搞清楚是数据线还是命令地址线。: g, H( |- W5 _5 O
数据线每组等长就可以了，命令地址线大体上是先到一个内存等长，再到一片内存等长。* U- `! }4 J) X, a9 Z7 f
如果命令地址线在1900-2500mil， 我会把时钟线布成2200mil。9 s1 d$ g" h* f7 l4 j, v; Z* \
作者: wwzn1107    时间: 2015-9-14 10:39
学习了 。。。。。



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