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标题:
FPGA减法问题
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作者:
feihu612
时间:
2012-8-31 10:21
标题:
FPGA减法问题
情况是这样：
5 D9 C+ I5 J$ ]9 d
首先实现两矩阵相减，再将结果去做其他运算，矩阵每个元素为8bit，结果为8bit
$ c' N5 \3 C/ p7 k4 D$ A' U) a% U
主要是其中符号的问题，
$ G; S% J( A" D, T' c
我的想法是，申请一个存储空间来存储相减后的结果，同时申请一个存储空间来存相减后的符号，还要通过比较器判断两个相减后的符号，
4 F, g: ], |) y( Z; A
但我觉得太麻烦，
3 n) O* s5 f- p7 e
我看了一下两数相减的仿真，其结果为A - B等于A + B的补码
; K' a7 U9 G- B5 G& c( ~
如：255 - 1 和 57-59
6 i! n( q6 r' L% {) G5 X; F- Y
仿真结果都为1111_1110
2 E6 p% T0 j* c- \3 r
该怎么处理
作者:
feihu612
时间:
2012-8-31 15:37
这个群是新手群，太让人失望
作者:
玉之英华
时间:
2012-8-31 17:55
你说的问题是数制的问题，硬件描述语言可以定义一个数有无符号，也就是存储时是补码还是源码，希望对你有用！
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