EDA365电子工程师网

标题: DDR3布局及走线 [打印本页]

作者: lingyun08 时间: 2012-7-18 10:44
标题: DDR3布局及走线
RT，下图是我师兄的一个DDR3练习文件，想请教下大侠，这种布局及走线有哪些地方不合理，需要优化的。欢迎大家指导

board_2.rar

438.63 KB, 下载次数: 602, 下载积分: 威望 -5

作者: joyce180250 时间: 2012-7-18 10:57
版本太高，開不了...

作者: lingyun08 时间: 2012-7-18 11:43
不好意思啊，我转个07版的

board_ddr3.rar

325.38 KB, 下载次数: 367, 下载积分: 威望 -5

作者: lingyun08 时间: 2012-7-26 16:23
{:soso_e109:}没有大侠指导啊

作者: 青虫 时间: 2012-9-13 23:18
现在回答算不算晚？

问题有以下几条：

1，你这个是DDR3，照说是不要走成T型结构的，应该采取菊花链
2，数据组该同层的没有做同层
3，电源滤波的那个小电容应该尽量靠近管脚
4，走线空间还是蛮大的，尽量要满足3W间距

作者: weihuaping118 时间: 2012-9-14 14:20
说的好

作者: 冠少H 时间: 2012-9-14 16:54
学习下了

作者: lingyun08 时间: 2012-9-15 11:48
恩，谢5楼指点，不过对于第二点我有点自己看法，他这个数据线无法实现分组同层哈。扇出就只能这样了

作者: yang1400 时间: 2012-9-15 15:28
学习@1

作者: redeveryday 时间: 2012-10-22 11:08

作者: Apollo_927 时间: 2012-10-24 20:44
新手盲听一下DDR! 灌点耳音！

作者: zhangjinhe 时间: 2012-10-24 21:14

青虫发表于 2012-9-13 23:18
4 i+ j, u$ B5 a1 R Y现在回答算不算晚？6 i! d1 q" c$ L; M

" e! h6 Z7 B; f4 ]" v问题有以下几条：

请问大侠走DDR的线有什么根据吗请传授点经验因为最近在学习BGA的板子真是不知道像DDR这样的线怎么走、、、、、、

作者: 青虫 时间: 2012-10-25 12:52

zhangjinhe 发表于 2012-10-24 21:14
8 w; |* E: U* d* e0 N. V) X( `请问大侠走DDR的线有什么根据吗请传授点经验因为最近在学习BGA的板子真是不知道像DDR这样的线怎么走、 ...

走菊花链，线间距保证有3W,，数据线8位同层

作者: zhangjinhe 时间: 2012-10-25 18:14

青虫发表于 2012-10-25 12:52
4 e5 t7 c+ p u. J走菊花链，线间距保证有3W,，数据线8位同层

那走线的时候要求同组数据的线走的等长吗？

作者: dgwq 时间: 2012-10-29 14:23

青虫发表于 2012-9-13 23:18 $ T: T0 ^( g3 K% J' M6 x. H
现在回答算不算晚？+ S' L( k5 q: m% f0 _8 K3 H
- ^9 r+ q# N" P9 H7 K+ e
问题有以下几条：

好像同组同层比较难啊，

作者: Junhao 时间: 2012-12-29 16:22
学习

作者: Junhao 时间: 2012-12-30 09:46
不明白CLK为什么要走那么长

作者: Junhao 时间: 2012-12-30 14:39
好难啊

作者: yingge63 时间: 2013-1-5 13:07
第一点：此板子如果板厚是1.6的话这个板子可能没有办法正常工作。因为差公4mil宽4MIl线间距。不可能达到100的阻抗。第二：时钟信号线比数据信号要长得多。数据线等长差别太大。时钟信号线等差50以上了。所以这个板子运行稳定性不行。

欢迎光临 EDA365电子工程师网 (https://bbs.elecnest.cn/)