memory training过程如下
Pre-training init: DDR3 Reset and Initialization Procedure (per JEDEC spec)
Receiver Enable Fine - Align DQS receiver enable signal to center of read DQS preamble at the DDRIO and set the MC round trip latency register. This training step is further broken into two substeps: RCVEN fine and RCVEN coarse training.
Read DQ/DQS – Aligns DQ and DQS signals returned from DDR
Write Leveling - Aligns write DQS to CLK at the DRAM
( {9 P- D* ?# l2 wWrite DQ/DQS - Center aligns DQ to DQS at the DRAM
4 G7 {7 Y" k7 Q1 r1 n5 c& gFly-by (Write Leveling Coarse) - Adjusts write DQ/DQS latency
0 z, T$ _" W7 B4 Z; U+ DCommand-Clock Training - Centers the rising clock edge within the Command eye. This step uses both a simple 1010 pattern, and a more advanced LFSR address pattern for training.
/ ^( v; s8 _9 ZAdvanced Strobe Centering – Uses LFSR victim-aggressor patterns on the DQ bus in order to place the strobe timings such that both timing margin and voltage margin are maximized.
Post-training init. (i.e. set the MC to normal mode from IOSAV mode)
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qaf98 发表于 2012-7-11 18:04
# w2 B' E. f3 i. e+ L' JThe DQS - DQS# delay established though this exercise would ensure tDQSS specification.Besides tDQSS ...

在DDR3 layout的时候其实是有绕线等长的要求，需要将两者在leveling的可调的范围内，线长差的过多，Leveling调不回来就没法完成。
6 X* ?, g: Y3 Y5 D

1：这个操作是系统自动去判断识别的？ 我猜是不是Control先发一组数据到DDR，让根据反馈，调整DQS在control芯片里的DEALY？DDR3 Control的每个DQS会去对CLK进行采样，采到CLK的跳变沿，这样DQS就会跟CLK的这个沿进行对齐。
2：这个Delay是可以是任意数值，还是周期的几分之一，1/4T,1/2T ,3/4T ?而不同的IP厂商已经不同的设计会将CLK的一个周期分成不同的等分，每次DQS会delay一个等分，这样当移到采集的CLK发生跳变时就算找到CLK的上升/下降沿。
3: 所有的DDR3 Control都有这种功能嘛？对于DDR3和DDR2很大的一个区别就是LEVELING，所以所有的DDR3都有Leveling的功能。

牛逼，感谢

The DQS - DQS# delay established though this exercise would ensure tDQSS specification.Besides tDQSS, tDSS and tDSH specification also needs to be fulfilled. One way to achieve this is to combine the actual tDQSS in the application with an appropriate duty cycle and jitter on the DQS - DQS# signals.Depending on the actual tDQSS in the application, the actual values for tDQSL and tDQSH may have
7 F; Q+ O4 w) e8 P9 Xto be better than the absolute limits provided in the chapter "AC Timing Parameters" in order to satisfy tDSS and tDSH specification.
DQS和CLK时序关系通过DELAY来完成了，就是 tDQSS 满足要求了，但tDSS and tDSH也需要同时满足要求哦。
所以实际中就需要再调节DQS的duty cycle and jitter 来达到要求。
我的问题就是：1：在写操作时，  DQS和CLK要基本边缘对齐(DQS自动调节DELAY达到要求)，而DQS中心对齐采样DQ。
( H/ h! ]  p2 q0 z我想DQS delay还要兼顾DQ的要求。control如何做到的呢？
2：一般布线时，DQS,DQ一组等长，时序要求是DQS中心对齐采样DQ，那么DQS要delay 大约1/4 Tdq才行。
如果Delay能被分成1/12T或更小，那系统自己调整起来倒也是可以的。
" o) n4 t* Q* l
$ v" |& q# v& s# l. \% d总结：这也许就是我们一直说DDR3 CLK和DQS没有时序要求（其实有要求，系统帮我们自动调好了），布线只要DQS和DQ等长的原因。

memory controller 会在DDR training 的时候调整这个值。