EDA365电子工程师网

标题: SI仿真最后一步，关于VIA的。 [打印本页]

作者: hero57901122 时间: 2012-6-19 15:40
标题: SI仿真最后一步，关于VIA的。
就是如图片所示的警告，未发现VIA的MODel,但是图2我已经设置有了MODEL，为什么会发生图1的警告。

1.jpg (248.97 KB, 下载次数: 3)

3.jpg (88.34 KB, 下载次数: 1)

作者: hero57901122 时间: 2012-6-20 10:55
为什么都没人回答了，在仿真前是有VIA找不到库的选项，都不知道怎么下去了

作者: hero57901122 时间: 2012-6-20 11:59
额自己解决了

作者: jianhong0425 时间: 2012-7-19 15:27

hero57901122 发表于 2012-6-20 11:59 " `$ |* M( b& |' v( o: N: @1 m
额自己解决了

楼主是怎么解决的？自己另外建VIA的模型了吗？
VIA model里面设置detail closed from,可以自动生成VIA的模型，不知打楼主是用哪种方法？
自己在SIgxplorer里面建VIA模型怎么没有设置R C的？

作者: hero57901122 时间: 2012-7-20 16:45

jianhong0425 发表于 2012-7-19 15:27 " {& P8 s% n+ B
楼主是怎么解决的？自己另外建VIA的模型了吗？% ~+ ?1 x$ \2 E( W/ u; d
VIA model里面设置detail closed from,可以自动生成VIA的 ...

你说的是什么意思

作者: capali 时间: 2012-12-9 15:30
删除，重建即可

作者: binbinqq88 时间: 2016-2-23 16:02
学习学习

欢迎光临 EDA365电子工程师网 (https://bbs.elecnest.cn/)