EDA365电子工程师网

标题: 我做的ddr2布线,我分了4个class,请问每个class之间的规则这么来设置呢?我要做4层板 [打印本页]

作者: jiecomeon    时间: 2012-4-27 14:34
标题: 我做的ddr2布线,我分了4个class,请问每个class之间的规则这么来设置呢?我要做4层板
我做的ddr2布线,我分了4个class,请问每个class之间的规则这么来设置呢?我要做4层板
1 i0 }$ }. w- x' W4 c# Q
9 C2 P+ s- @3 V, d5 }" z大侠们帮忙看下,粉色想地址命令,绿色是高八位数据,淡黄色是低八位数据线

TM截图未命名.png (79.69 KB, 下载次数: 6)

TM截图未命名.png

作者: jiecomeon    时间: 2012-4-27 14:37
线宽我用的是5mil。via用的是20/10和16/8,这样可以吗?
作者: jimmy    时间: 2012-4-27 14:55
过孔可以采用:8/18,8/16(ddr)
" D; w+ b! m$ N* K3 o$ n8 v: p
1 C' ?$ R. L3 \7 D( O线宽要根据你的阻抗值,层叠,铜厚,表面处理工艺等来计算。可用SI8000来算。
作者: jiecomeon    时间: 2012-4-27 15:10
jimmy 发表于 2012-4-27 14:55 5 _) Q* c- j6 P% e( b9 c
过孔可以采用:8/18,8/16(ddr)0 u+ W0 I* O5 L* ~; w& `0 l
5 v& U- ]1 ~+ |  b* L- N
线宽要根据你的阻抗值,层叠,铜厚,表面处理工艺等来计算。可用SI8000来算 ...

; n: {! p* c% {! @7 V8 c这样的布线,数据线不可能都在同一层的,这样有问题吗?
作者: jimmy    时间: 2012-4-27 15:26
没问题。如果没办法在同一层,那高低位一定要保证4w或20mil的间距
作者: jiecomeon    时间: 2012-4-27 16:06
jimmy 发表于 2012-4-27 15:26 6 G4 U( o/ F) T6 v$ \# K" L. f  H
没问题。如果没办法在同一层,那高低位一定要保证4w或20mil的间距
% x8 k. E3 j5 X
哦,谢谢jimmy大哥哦
作者: rjc    时间: 2012-4-28 17:11
jimmy 发表于 2012-4-27 14:55 5 q+ j; H: k0 t" ]( v% o
过孔可以采用:8/18,8/16(ddr)
- Y( K; M3 x5 `! V( R1 {2 Y" e( _9 M& T4 h
线宽要根据你的阻抗值,层叠,铜厚,表面处理工艺等来计算。可用SI8000来算 ...
/ r; z# a3 O2 y* _
过孔用8的话 成本很高。。。
5 _; m+ [+ z3 Z* Y: |% P! a) H我们工厂告诉我 双面一般最小用10mil 我一般用12mil
作者: Happyboy168    时间: 2012-4-28 21:21
4层板啊,成本怎么高呢?你板厚多少?
作者: jimmy    时间: 2012-4-29 08:51
rjc 发表于 2012-4-28 17:11 8 w. E' h3 ~* w- A! B, Q3 u+ o# y
过孔用8的话 成本很高。。。
7 Y# w) p$ j0 D# v- ?! }% r我们工厂告诉我 双面一般最小用10mil 我一般用12mil

5 D& `4 G1 C- q) @  o你听板厂虾扯蛋。DDR是0.8mm的间距,用10~12mil的孔你还怎么走线。# J" m4 Z; J3 V3 Z5 |

9 i  v- X/ b( z: @5 K% X& O建议你换一家板厂。
作者: adwordslai    时间: 2012-4-29 23:59
具体一点是怎么分4个class的? 过孔用16d8 20d12就可
作者: jiecomeon    时间: 2012-5-2 12:54
adwordslai 发表于 2012-4-29 23:59
: @. C9 m5 c1 F, _( Z% y具体一点是怎么分4个class的? 过孔用16d8 20d12就可
' Y2 z  S, u& G
4个class如下:
# y. k+ w* Q: E  c  ?( I+ U. |! m) u( E$ |$ O' q8 b# O
1,DATA_L:Q0~DQ7,LDM,LDQS_N,LDQS_P
0 W- p7 q8 P8 ~
  u4 N- s6 o' O) v1 T2,DATA_H: Q8~DQ15,UDM,UDQS_N,UDQS_P0 L- F8 E6 ]" y% q* D

$ C# K/ Y' M  V- G4 F- {) c+ `( t# }4 f3,ADDR:除数据线外的其他信号,AO~A15,BA0~BA2,CAS_N,CKE,ODT,RAS_N,WE_N
, b# {8 @, l! K- Q! l; w) O
9 A+ P4 o0 v; D4,CLK_DIFF: CLK_N,CLK_P
作者: jiecomeon    时间: 2012-5-2 12:56
Happyboy168 发表于 2012-4-28 21:21
0 i+ t% W! i( c0 S, T4层板啊,成本怎么高呢?你板厚多少?
2 Y& g, K3 O/ A! ^( X. E% Z
板厚1.6mm
作者: part99    时间: 2012-5-3 10:01
你的class设置得对,只要1,2,3组基本等长,(+-100mil)差分线严格等长(+-10mil),基本上没什么问题了。
作者: 爱我的人    时间: 2012-5-6 22:07
看看
作者: luxabss    时间: 2012-5-9 17:50
我正在layout DDR3x8x4,内存 1G。由于板子较小只有3x6CM,所以我采用过孔是VIA-12-4,6层板设计。LZ Class 分组基本OK了,时钟布线要包地或者考虑3W原则
作者: lxizj    时间: 2012-5-9 19:10
我有没看错,LZ说用双面板?
作者: jiecomeon    时间: 2012-5-10 09:30
lxizj 发表于 2012-5-9 19:10 % q2 p& B" K% v
我有没看错,LZ说用双面板?
# {/ I) r3 C4 h- U( h% J  K9 l% f. {6 i: ~
是四层板
作者: wshlin    时间: 2015-5-29 22:56
MARK




欢迎光临 EDA365电子工程师网 (https://bbs.elecnest.cn/) Powered by Discuz! X3.2