EDA365电子工程师网

标题: sip 仿真 [打印本页]
作者: pjh02032121    时间: 2012-3-31 19:43
标题: sip 仿真
本帖最后由 pjh02032121 于 2012-4-6 14:31 编辑
5 {) k+ V# n% O' ^) _# a
: v2 v) S& i! ^$ ^9 i% O闲来无事，玩玩仿真，望高手指点。* M2 x0 p, q+ T" l4 J
一个sip封装，结构如下：
( s' H6 N! x: O1 n2 X
1 v  V* g# s8 C0 G5 }% ^1 Y' D% i* I
1 P, ~, M; ^  ?% b/ R2 d1.用ansoftlink从cadence sip将封装文件导出到siwave，设置好叠层结构、wirebonding，via结构；% Y+ I" t' o8 x. l

, z  U: {* e( b! B+ G
- J6 G* m8 E; R; Q4 y1 X) I* X2.射频端口s参数，port分别下在die端和package RF pin脚。
4 y  J1 M, v; T; l5 t; y由于substrate叠层厚度的限制射频入口的走线做不到50ohm,由于走线比较短，影响不大。! s- Z' s( C8 b! A2 r- y
在关心的频段，S11<20dB,s21>-3dB,很好。, p1 Q" ~' t7 y# _, v
/ }0 i2 T$ R  P- B' l2 ~
7 D  l+ A7 o+ O- a
3.由于package端pin比较大，紧挨着substrate的第3层是地平面，馈入的能量损失较大，将3层挖空（2地层依然完整），理论上会有所改善，验证，有那么点改善S11.* a& y) X1 j. D; z3 N

/ M# `" n! n; K8 u% x3 C+ v6 n
: _. D' P7 T6 \! Z" }4.将测试板从allegro转到SIwave，再将package叠到PCB上（PCB RF走线50ohm，clip后加port，仿真从PCB RF馈入点到die端的S参数。S11<-20dB,S21<-3,很好。6 z  l! y! R% [$ r4 _

* }" ?/ V# {6 _- o$ r2 H! O; l- x% y( d+ h
5.PI分析
# O" M; K0 d4 Z/ V# x8 h# tRF die的主电源1.8v，最大电流60mA,5%的纹波容限，则Rtarget=1.8×5%/0.06=1.5ohm. R# _& V9 y+ D# G5 B
BB die的core电源1.2v，最大电流80mA，5%的纹波容限，则Rtarget=1.2×5%/0.08=0.75ohm& ~; q+ z7 O+ I6 @3 f% B6 }
BB die的IO电源3.3v,最大电流8mA,5%的纹波容限，则Rtarget=3.3×5%/0.008=20ohm
) H4 _# _; w1 [" T将电源相连的电容与siwave的电容库做map，将die端和package的电源和地已经各自做group，并生成仿真端口。启动扫描，看结果。
8 l& ~- b+ l5 u% u* N- b7 i5 `从仿真结果看，3.3v，1.2v电源的阻抗在1GHz内都满足要求，1.8电源在1G附近阻抗超标。5 Y7 v% ~6 _, g9 \8 J9 v6 w% a

. ~$ ~3 R2 T2 _6 v- R8 s1 \, b2 B 6 }/ `0 b1 ?* a1 u0 G0 o
3 w0 i9 f0 D) q3 [' ]4 m- y: {
6.PI 优化
5 B  e, Y+ I: S2 K  b6 @" k上面的仿真全部用的0.1uF的电容，从上面结果看，可通过优化电容组合，压低1.8v在1G附近的阻抗。在芯片bonding finger附近各加一个1nF电容。结果如下图，1.8v在1G附近压到1ohm以下。2 h" |* c8 j+ q# V; Y3 |
原设计供用21颗电容，通过仿真，在满足阻抗要求的情况下，可少用7颗0201元件（对于封装里那点空间来说是相当宝贵）。
6 A+ F# }1 o' u% j& Q) d对于整个解决方案来说，200KHz～1G频段电源阻抗都达标，有在贴到PCB上时，外部基本不需要放置电容了。
, a0 W' V1 H0 }* r* z4 j由于封装内部放不下大电容，所以200KHz以下交给电源模块去处理了；1G以上只能有片上电容解决。
6 b: C7 {+ s) ]7 f: s- U# I4 c6 ]* s' e, g0 p& C! z
注：由于die上电源和地没有细分电源域，做group的PI分析结果是偏乐观的。
+ g6 i5 l# M( g& r  M
, ?+ N4 {( s( I% `% j$ l. t" w" Q; L( p/ F" p1 D
7.结合PCB上的PDN,PCB上在封装的每个电源pin各放一个2.2uF和0.1uF的0402电容(有点过了),做协同的结果如下:
) i  w5 @/ J; A, v1 E3 S1 Z , v1 y' p$ k4 N1 j4 P
3 ~% e  J# H, c# f0 S+ a5 I6 [7 N
8.上面都是电源从频域阻抗的角度去看电源完整性的问题,下面是从时域的角度看.( I1 f' J; N) L; I% p* D' o# @, F
将上面PDN的扫描结果导出S参数文件到designer,加上在电压源和电流源(Tr,Tf=500ps),探测die端电压的波动.2 H2 D, v5 O0 n
结果纹波都在5%以内,且余量很足.  J5 O  J* J! l( x) d5 L4 h
3.3v电源纹波max=0.048v<5%x3.3v=0.165v, r" b) P; ^0 m2 ?+ Y7 W: w
1.8v电源纹波max=0.029v<5%x1.8v=0.09v
1 B9 l2 j. t4 X1.2v电源纹波max=0.025v<5%x1.2v=0.06v9 o6 E7 X1 x( d4 W$ G, B

. o& w' C6 {3 u6 b0 ^8 b4 w/ }
) ~, O! R3 n- H% L9.当把电流源的Tr,Tf设为100ps时,
$ D. ]1 u2 {& Q5 o2 D% W3.3v电源纹波max=0.090v<5%x3.3v=0.165v
% d1 c1 ~( x- @2 N5 X6 K1.8v电源纹波max=0.127v>5%x1.8v=0.09v
0 r- @& {! o8 e9 W6 K% P: Q$ V; h1.2v电源纹波max=0.162v>5%x1.2v=0.06v' c5 K6 C% |' L, a% u
Tr,Tf的重要性从这里可以体现了,结合第7条PDN阻抗曲线及这两个仿真结果可以很好的理解BW=0.35/Tf这个经验公式.
- g3 o2 ]/ n6 d9 r $ Q) `7 u# I$ C" v; J/ p, n

未命名6.JPG (70.04 KB, 下载次数: 15)

未命名6.JPG

未命名8.JPG (72.73 KB, 下载次数: 16)

未命名8.JPG
作者: yuxuan51    时间: 2012-3-31 20:14
本帖最后由 yuxuan51 于 2012-3-31 20:17 编辑 . T7 p2 M' f& J8 c8 w* K

# ]/ ]/ q$ A- T4 P囧了，平时很少做package的仿真，主要是模型太难找了，LZ要是可以的话不知道能否共享些封装模型
8 W1 ?; F3 u, ]- _7 X7 ?- l+ X
1 c$ E4 z' I' q! Q  w其实package和PCB的co-simulation是一件非常有意思的事情
作者: willyeing    时间: 2012-4-1 13:52
版主如何将测试板siwave文件与封装的siwave叠起来协同仿真啊。
作者: pjh02032121    时间: 2012-4-1 16:08
willyeing 发表于 2012-4-1 13:52 5 ^4 n1 M& e4 r( r) P
版主如何将测试板siwave文件与封装的siwave叠起来协同仿真啊。
2 @2 n) v) k; L$ s+ \# k1 {
tools菜单下
作者: willyeing    时间: 2012-4-5 12:32
pjh02032121 发表于 2012-4-1 16:08 0 ~9 l2 J3 Y/ `% w/ d' m1 @0 a3 R
tools菜单下

: ?; S& P+ U9 K" j7 t电源与地做group是否会不准啊。
作者: pjh02032121    时间: 2012-4-5 12:37
willyeing 发表于 2012-4-5 12:32
* h: W6 `* N) U# p% B* u电源与地做group是否会不准啊。

5 i3 ]; H/ i4 }不同电源域分别做group会比较准,全部做group的话,结果偏于乐观.
- s2 y9 Y: p# B: g1 K! J
作者: willyeing    时间: 2012-4-5 15:23
pjh02032121 发表于 2012-4-5 12:37
5 c+ H7 p4 Q4 x5 C* ^不同电源域分别做group会比较准,全部做group的话,结果偏于乐观.
* X/ `. {8 n8 T7 _6 Q5 ~
谢谢！
作者: mengzhuhao    时间: 2012-4-5 23:15
pjh02032121 发表于 2012-4-1 16:08 3 w9 H. y) d7 a$ O
tools菜单下
7 ~) Z  G0 W$ V- g+ m' i
在哪里啊，没看的  什么版本的？
作者: roseast    时间: 2012-4-17 15:54
很有意思啊
作者: willyeing    时间: 2012-4-17 16:39
mengzhuhao 发表于 2012-4-5 23:15 + ?! ]. {; K  L  k- a" c; m
在哪里啊，没看的  什么版本的？
) }% B( V( F9 r2 f9 k* P
tools-attach package Design...
作者: mengzhuhao    时间: 2012-4-17 18:30
"Tr,Tf的重要性从这里可以体现了,结合第7条PDN阻抗曲线及这两个仿真结果可以很好的理解BW=0.35/Tf这个经验公式" 没理解明白
作者: pjh02032121    时间: 2012-4-17 19:20
本帖最后由 pjh02032121 于 2012-4-17 19:24 编辑
& f  m3 t! G& K5 q( ^: s7 w
mengzhuhao 发表于 2012-4-17 18:30
# X+ h0 D- D' q& I"Tr,Tf的重要性从这里可以体现了,结合第7条PDN阻抗曲线及这两个仿真结果可以很好的理解BW=0.35/Tf这个经验公 ...

6 v* m8 m$ M1 q5 ^' n5 N5 O4 r) e% U! N$ ?$ E- r% p* e# k
我是刚入门，以下是我个人的理解，BW=0.35/Tr，" o/ S* Q( y) g) {
Tr=500ps信号带宽700MHz，此PDS在700MHz之内的阻抗都是在目标阻抗以下，所以纹波不会超标；
$ i8 ]$ T( |3 Z' S4 vTr=100ps信号带宽3.5GHz，此PDS在1～3.5GHz之内的阻抗都是在目标阻抗不达标，超出了PDS的去耦范围，所以纹波会超标；/ n7 A; j; a8 n' {/ l! N% Q, p. w

7 R. G; Y- p9 J, x9 C- }! l  d最近看了“信号完整性分析”这本书，以上是个人理解，若有不对的地方，还请高手指正。
作者: qaf98    时间: 2012-6-10 21:35
学习了，好的资料
作者: lhuijiang    时间: 2012-7-15 09:37
太棒了。
作者: lijun_0605    时间: 2014-4-18 16:42
楼主要是能将工程文件分享，真的是普度众生了！
作者: tony123    时间: 2015-1-31 16:11
好像没看懂



欢迎光临 EDA365电子工程师网 (https://bbs.elecnest.cn/) Powered by Discuz! X3.2