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标题: sip 仿真 [打印本页]
作者: pjh02032121    时间: 2012-3-31 19:43
标题: sip 仿真
本帖最后由 pjh02032121 于 2012-4-6 14:31 编辑 4 N( r- _6 A8 @) _( S

! ?: o- c6 `6 B% A3 d0 E闲来无事，玩玩仿真，望高手指点。3 p5 U% {7 W) }5 I
一个sip封装，结构如下：
7 e$ N3 U, a/ i+ l2 K0 k, c   H: ?9 B1 v6 h: S

/ i, d: w& }3 G; d' e1.用ansoftlink从cadence sip将封装文件导出到siwave，设置好叠层结构、wirebonding，via结构；. c: R  V7 a( z" ]- I' j7 S1 J
9 V' O, E6 `; F7 w4 w5 y5 W

& D; \1 a8 m, D# F2.射频端口s参数，port分别下在die端和package RF pin脚。
1 e. P/ z- Q. j6 t) l# q由于substrate叠层厚度的限制射频入口的走线做不到50ohm,由于走线比较短，影响不大。
1 C" e0 Y" w4 |$ @7 Q; w在关心的频段，S11<20dB,s21>-3dB,很好。
, |) W: M+ }& t
  b/ u! Y8 H& P- M0 P( m; {- u7 Z% E2 V$ d
3.由于package端pin比较大，紧挨着substrate的第3层是地平面，馈入的能量损失较大，将3层挖空（2地层依然完整），理论上会有所改善，验证，有那么点改善S11.
4 R3 O% h1 r3 r. m! i9 s, P : e5 i2 u  |7 o5 X* P
% K; p; A/ x, ?5 M6 m7 Z
4.将测试板从allegro转到SIwave，再将package叠到PCB上（PCB RF走线50ohm，clip后加port，仿真从PCB RF馈入点到die端的S参数。S11<-20dB,S21<-3,很好。
1 a4 Z) ^% W3 U% p+ }, a & Q8 v+ a- e7 s+ N9 a

& [. q! A' e# t6 E) S5.PI分析
* D! P& A( F& n% \RF die的主电源1.8v，最大电流60mA,5%的纹波容限，则Rtarget=1.8×5%/0.06=1.5ohm. v8 ?& E' {6 ?6 Z2 P" r3 B) P
BB die的core电源1.2v，最大电流80mA，5%的纹波容限，则Rtarget=1.2×5%/0.08=0.75ohm; R) ?5 ]; B0 l! k
BB die的IO电源3.3v,最大电流8mA,5%的纹波容限，则Rtarget=3.3×5%/0.008=20ohm
8 `8 r! v. X+ ^6 y将电源相连的电容与siwave的电容库做map，将die端和package的电源和地已经各自做group，并生成仿真端口。启动扫描，看结果。
6 V; _+ s# ?; M1 m' s6 b# q从仿真结果看，3.3v，1.2v电源的阻抗在1GHz内都满足要求，1.8电源在1G附近阻抗超标。
% N* V6 @, B+ c# l9 N7 t; O/ t( l' ~* w# [  _

. l  k. b& P) k1 k. g- B
% L+ {9 {1 W( t( P% a5 V6.PI 优化/ m8 G) ]5 p+ v. f* j; _& n
上面的仿真全部用的0.1uF的电容，从上面结果看，可通过优化电容组合，压低1.8v在1G附近的阻抗。在芯片bonding finger附近各加一个1nF电容。结果如下图，1.8v在1G附近压到1ohm以下。
0 P4 d9 q7 |( U原设计供用21颗电容，通过仿真，在满足阻抗要求的情况下，可少用7颗0201元件（对于封装里那点空间来说是相当宝贵）。' \, E6 h) ]+ F5 S/ ^0 m
对于整个解决方案来说，200KHz～1G频段电源阻抗都达标，有在贴到PCB上时，外部基本不需要放置电容了。
9 z, F) R% w; k" u$ y8 u由于封装内部放不下大电容，所以200KHz以下交给电源模块去处理了；1G以上只能有片上电容解决。
1 L1 c$ ]3 e0 m' Y4 Z9 ?4 t8 k/ r( _; W& P# U3 P9 f; C- r5 Z
注：由于die上电源和地没有细分电源域，做group的PI分析结果是偏乐观的。) M% t) x& M2 }3 H" h$ w- P# [  Q
* A& R. p; h; L
( g8 `- C1 N+ x9 z  B, V
7.结合PCB上的PDN,PCB上在封装的每个电源pin各放一个2.2uF和0.1uF的0402电容(有点过了),做协同的结果如下:/ A1 J8 [' C8 `% o7 v0 G
% h$ g) g' O5 g: P2 ^
, f! j- C( l2 ?& i& w% _& B
8.上面都是电源从频域阻抗的角度去看电源完整性的问题,下面是从时域的角度看.
  v+ `9 e% h, B. E! ^将上面PDN的扫描结果导出S参数文件到designer,加上在电压源和电流源(Tr,Tf=500ps),探测die端电压的波动.
5 [8 \+ i% U$ H: z0 j. f1 ?* q结果纹波都在5%以内,且余量很足.  Y6 g2 [8 F! B; C, m' G
3.3v电源纹波max=0.048v<5%x3.3v=0.165v
& |. p8 h6 V' i; V& Z* |1.8v电源纹波max=0.029v<5%x1.8v=0.09v
- a# L: K: j. {6 F1.2v电源纹波max=0.025v<5%x1.2v=0.06v
" T  f* ?. A' W# O  ~8 t/ s
" Q0 S- ?0 K8 f+ o- B7 ^! D- R' X* R1 o+ B. v
9.当把电流源的Tr,Tf设为100ps时,
9 D6 x+ d: J& U+ w! C( D7 @3.3v电源纹波max=0.090v<5%x3.3v=0.165v
, X+ k4 j$ W/ T7 K6 u1.8v电源纹波max=0.127v>5%x1.8v=0.09v
( A& M' [1 j/ F  X4 l1.2v电源纹波max=0.162v>5%x1.2v=0.06v. z# C8 }6 }# o" t+ ?
Tr,Tf的重要性从这里可以体现了,结合第7条PDN阻抗曲线及这两个仿真结果可以很好的理解BW=0.35/Tf这个经验公式.6 f. w) l; t" l* ~& y4 Z6 {
9 c$ i! P1 ?2 t5 X  o3 N

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作者: yuxuan51    时间: 2012-3-31 20:14
本帖最后由 yuxuan51 于 2012-3-31 20:17 编辑 ( _+ a# E, I2 H  K
- F; E0 t# E7 T# o3 M! I
囧了，平时很少做package的仿真，主要是模型太难找了，LZ要是可以的话不知道能否共享些封装模型
9 K5 G. }$ K6 \! a
( Z& K( Z. k5 }: x: N- k0 J其实package和PCB的co-simulation是一件非常有意思的事情
作者: willyeing    时间: 2012-4-1 13:52
版主如何将测试板siwave文件与封装的siwave叠起来协同仿真啊。
作者: pjh02032121    时间: 2012-4-1 16:08
willyeing 发表于 2012-4-1 13:52   J% k% a$ u4 \4 t& F
版主如何将测试板siwave文件与封装的siwave叠起来协同仿真啊。

' X( K4 Q+ f7 M7 gtools菜单下
作者: willyeing    时间: 2012-4-5 12:32
pjh02032121 发表于 2012-4-1 16:08
) j8 t3 F4 c. rtools菜单下

; L: D0 E0 ^" h电源与地做group是否会不准啊。
作者: pjh02032121    时间: 2012-4-5 12:37
willyeing 发表于 2012-4-5 12:32
; e) G3 {) h8 o& T, D* _电源与地做group是否会不准啊。
7 L3 D* D, o3 ~, p
不同电源域分别做group会比较准,全部做group的话,结果偏于乐观.
% L: b9 E1 ?' s: w# b
作者: willyeing    时间: 2012-4-5 15:23
pjh02032121 发表于 2012-4-5 12:37 + D4 j; z5 q  w' R9 w6 @% M; b
不同电源域分别做group会比较准,全部做group的话,结果偏于乐观.
3 d  P- R; r" [+ e; @: i
谢谢！
作者: mengzhuhao    时间: 2012-4-5 23:15
pjh02032121 发表于 2012-4-1 16:08
. J" ~5 }4 r+ t* `; Qtools菜单下

2 ^( w! N+ h% O$ h! \# s% q在哪里啊，没看的  什么版本的？
作者: roseast    时间: 2012-4-17 15:54
很有意思啊
作者: willyeing    时间: 2012-4-17 16:39
mengzhuhao 发表于 2012-4-5 23:15
0 B! F7 [  W3 k在哪里啊，没看的  什么版本的？

9 d5 W2 f' c0 Z& _* Ntools-attach package Design...
作者: mengzhuhao    时间: 2012-4-17 18:30
"Tr,Tf的重要性从这里可以体现了,结合第7条PDN阻抗曲线及这两个仿真结果可以很好的理解BW=0.35/Tf这个经验公式" 没理解明白
作者: pjh02032121    时间: 2012-4-17 19:20
本帖最后由 pjh02032121 于 2012-4-17 19:24 编辑 1 p: Z5 P+ Y/ |& }7 ~" q
mengzhuhao 发表于 2012-4-17 18:30
7 W! _) W: r+ O4 }"Tr,Tf的重要性从这里可以体现了,结合第7条PDN阻抗曲线及这两个仿真结果可以很好的理解BW=0.35/Tf这个经验公 ...

4 t5 U7 j$ E* T1 o. A( E
7 L* A1 v: V' g. b我是刚入门，以下是我个人的理解，BW=0.35/Tr，( e3 I/ C0 q8 b4 Z. F- F
Tr=500ps信号带宽700MHz，此PDS在700MHz之内的阻抗都是在目标阻抗以下，所以纹波不会超标；
' g$ `# U  ]; ]Tr=100ps信号带宽3.5GHz，此PDS在1～3.5GHz之内的阻抗都是在目标阻抗不达标，超出了PDS的去耦范围，所以纹波会超标；6 K5 a' ]( P. W; @" O1 I2 h; j
7 a( q( P7 {8 c4 f* V- F
最近看了“信号完整性分析”这本书，以上是个人理解，若有不对的地方，还请高手指正。
作者: qaf98    时间: 2012-6-10 21:35
学习了，好的资料
作者: lhuijiang    时间: 2012-7-15 09:37
太棒了。
作者: lijun_0605    时间: 2014-4-18 16:42
楼主要是能将工程文件分享，真的是普度众生了！
作者: tony123    时间: 2015-1-31 16:11
好像没看懂



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