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标题: 差分线走过孔就出错 [打印本页]
作者: 独走长坂坡    时间: 2012-2-29 10:10
标题: 差分线走过孔就出错
差分线走线在中间层，想打过孔到顶层，但是一大过孔就出错5 m; }8 j1 B6 |6 T5 c$ b+ F  D
提示 All Maximum Via Count
0 c  t  j$ e% Y1 \2 ?. @; ?1 E好像在差分线的约束设置里没有这个选项吧5 Z* Z8 M' y4 X
求助~~~
作者: fune_pcb    时间: 2012-2-29 17:01
有的，& b$ [* w/ A' g* j% C
你把allegro constraint manager打开，在NET下 /routing /Vias 里面有个Via count的设定。
$ a: S* g+ k; _) P8 X4 ]: S2 O你的Via最大数量超过了。
作者: 独走长坂坡    时间: 2012-2-29 17:20
fune_pcb 发表于 2012-2-29 17:01
" g8 S; q. e/ f/ p' \有的，. |5 X  A) i# B
你把allegro constraint manager打开，在NET下 /routing /Vias 里面有个Via count的设定。
. I6 J3 p; ^2 z) e* Z你的V ...
$ [% r4 o9 o% C* v$ ?
我现在只想保住你的大腿{:soso_e109:}



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