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标题: FPGA 电源分割 [打印本页]
作者: lostbooker    时间: 2012-2-22 15:24
标题: FPGA 电源分割
本帖最后由 lostbooker 于 2012-2-22 15:36 编辑
/ l, E/ M* A! l0 W/ h- ~
, I# M8 \6 N8 M* C9 k3 _  q万能的eda365，图是我画的一块FPGA芯片的电源分割，整个电路时六层，四层信号，一层地一层电源，所有分割电源的时候很纠结，最后是图中这样的方案，不知道这样分割怎么样，望有经验的前辈们指点一二{:soso_e183:} ，另外我这块板是ccd成像的，地没有做分割，只是把模拟数字元件分开摆放，不知道这样的效果怎么样，多谢多谢 2 L. a0 w6 v& ?2 ~1 \  k
红色的为3.3V数字/VCCIO，橙色为2.5VPLL模拟电源/PLLA，绿色为1.2VPLL数字电源/PLLD，深蓝色为1.2V核心数字电源/VCCINT
作者: bruce8949    时间: 2012-2-22 15:28
地为何部分模拟地和数字地？
作者: lostbooker    时间: 2012-2-22 15:37
bruce8949 发表于 2012-2-22 15:28
6 k( d: d* ]6 I7 Q( J$ x地为何部分模拟地和数字地？

; y1 J3 p: {6 N4 `我修改了一下帖子，下面加上了图注，先谢过
作者: routon    时间: 2012-2-22 17:07
这层是电源平面吧，只要通流量没问题就ok。模拟地、数字地不用分开，器件分开摆、走线不交叉即可。
作者: eeicciee    时间: 2012-2-22 17:32
把BRD文件发上来了吧
作者: chengang0103    时间: 2012-2-22 20:04
PLL电源太散，分多个LC通道供电
, E& x$ J9 i$ P3 {$ {core通道太小了。把3.3去掉些
: y' r& {/ h: b( j( ?2 ^' M1 Y4 N9 S
你的core电压（深蓝色），怎么有这么多个地方用了。不怕其它电路对core电压有影响吗？4 F$ h- o& b) l
作者: lostbooker    时间: 2012-2-22 21:17
chengang0103 发表于 2012-2-22 20:04 3 D0 f6 Z- L: i, R
PLL电源太散，分多个LC通道供电
1 W* e; p. F6 ecore通道太小了。把3.3去掉些

) ?/ N# Y. B' a  E) H- n0 |core电压就中间那一片，图上的地也是用这个颜色标注的，这是我的brd文件 SCS_LSI.zip (1.06 MB, 下载次数: 144) ，麻烦你给我看看{:soso_e183:}
作者: lostbooker    时间: 2012-2-22 21:19
eeicciee 发表于 2012-2-22 17:32 " F/ }7 K! |* u9 s; ?4 |; [
把BRD文件发上来了吧
* I2 ?- Z: N. H" ?/ q3 E
SCS_LSI.zip (1.06 MB, 下载次数: 94) ，兄弟，麻烦看一下电源和地或者其他的，多谢多谢
作者: eeicciee    时间: 2012-2-22 21:46
本帖最后由 eeicciee 于 2012-2-22 21:50 编辑
( s, B- {* p, A, c/ X; O7 y) c2 a4 d+ _2 X3 R! q
第一层跨分割了。LZ，一个网络叫"0",另一个网络叫"gnd"。看了电源层，LZ跨分割太勇敢了。应该好好学习一下高速PCB设计。加油哦

2012-02-22_214657.jpg (63.87 KB, 下载次数: 1)

2012-02-22_214657.jpg
作者: rx_78gp02a    时间: 2012-2-23 00:04
没有一个完整的参考平面，蛇形线的饶法太BT,你的地平面最好不要分割，铜皮和线的距离是4mil，最小过孔是8mil，已经使用了普通工艺的极限值，走线却是6mil~8mil，如果线细些能更好走，起码可以把部分区域布线层缩减为3个
作者: wangjing    时间: 2012-2-23 09:54
1.个人建议bottom层bga的去耦电容可以放在bga下面，靠近管脚。这样不仅效果好，而且bottom外圈可以多走些线，甚至可以省下一层信号层。通过信号层走些电源过渡也是可以的。
: y- V1 ?' Y* K, D4 q2.左上角电源部分最好铺铜，尤其电源进入部分，不知道你板子的电流多大，走的太细了。
+ K+ z3 I+ Q3 b6 Q% U% d3 T* |  e3.L7电感的下面不要走线，更不要从里面穿线。- b! J# F# S3 B
4.L9那是什么电感，感觉封装怪怪的，核对一下器件资料。
' b( s) x3 g* j( Z+ n/ ~! y: }5.U16和去耦电容连接，完全都可以省去一个孔，没必要都打两个。从芯片连到电容上，从电容拉线打孔。
( l+ s: H4 o/ x5 A6.top层有些蛇形线距离太近了。3w原则。
$ E( Q- B8 X8 ]6 S$ |7.bga的E6，E5那几个脚，不要用一个过孔。这么多脚打一个孔会有问题。。。还有下半部分的。
  }( i4 k8 x, {- N5 f  N! B6 `1 L/ G8.晶振下面不要穿线最好，能避免的就拉一下。; G7 H. L  p* O" i. @& z5 ]- C% b
9.VCC2V5到连接器，既然走12mil就没必要打那么多孔。
2 \* t! N" K+ t+ [1 u) Q% z  ?" q8 v) ~$ R2 Q- F) n- A' W* m
作者: chengang0103    时间: 2012-2-23 21:17
lostbooker 发表于 2012-2-22 21:17
7 X3 `! f) k' N- C3 Mcore电压就中间那一片，图上的地也是用这个颜色标注的，这是我的brd文件，麻烦你给我看看

' ^/ o  D9 d! Y5 v1: 基本本上，输入Ac电源，不会用这样的输入端子吧，输入直流的话，就不要那个整流电路了吧。（不解）0 q2 W' a! H, n5 b
建议Sw1放在整流前端，整流后电容多加几颗，input电源线宽加宽。（基本没看到你这样的输入电源处理方法，这样的板子电源稳定要主了。要不外加笔记本类电源，要不在这板子上加个电源模块，这个板子够大了。）0 [) k  \- X1 n  E' N# M) t
2：CCD基准电压建议离CCD电路近一点。
9 C! u; w1 S0 N) ^7 Q8 R3：U9 U10电路看一下芯片datasheet。你把FB管脚当output了。这地方要重新布局。电源电路的input太细太细了。
7 s0 ^2 S! a0 h$ V: c: x4：你的电源整个集中在左上角，这个地方的发热量太大了。我认为不合理。建议打散放置（原则：前端input可以远，后端output必需近）。
3 s: ?, I7 N; I8 [. Y5:FPGA的PLL电源地不要单独隔出来吧。我altera， xilinx的都做过，都是用一个地。
  p) }5 ]; P: _8 g: s况且,你的PLLA_2V5用了两种地。（不解）
; M+ v% V1 R- I: O4 g# Z4 W; E% @9 k% d1 n最好的办法是PLL每一路都单独电路供电。但你这里好像不好处理。+ T$ d3 m2 M& Z& ~
6：U15的信号全都在FPGA左边，U15就放在FPGA正左边不正好吗？ 线长要短，就算要绕线，也会轻松很多了。4 b" D9 M6 m+ e! ]( B+ m1 H$ z
好好调一下线，说不定可以只用一个内层就可以把线出来了。6 Q* K8 U: w6 q8 d

. H7 p+ F3 J, q( e7：U2尽量在与FPGA和CCD都近的地方。电源隔离了，但是地没有隔离。建议U2那组数据线尽量有内层。CCD input信号尽量处理好一些。
+ }# S4 U5 i& S1 ]  H: A) ^8：你的U18 high speed DAC地没有隔离，感觉不好。- U0 B7 A5 m+ G( p' i$ Q1 O* J
9：FPGA的电源PIN必需1PIN/1VIA。做不到时，必需才可改成尽量。FPGA 滤波电容尽量放PIN根前。有些可以放FPGA背面。有电源比那远端更好作用。* `0 v% ~  Y8 [/ \" m3 f
10：晶振你既然电源都隔离了，为什么还把信号线给走进去了。
' d" g. Z1 U4 w/ v11：发光二板管的封装最好做出正负极标识出来。# W  O3 X# ^; c6 |* ?. v0 S
12：你这板子如果做波峰焊，背面SMD离插件要远一些（5MM）
, Y1 t! X6 r0 s13：SDRAM线要成组的走（走在同一层）。
1 V* Y/ K6 K7 c3 m4 @3 E14：再好好做下电源层的分割，尽量做到信号有完整顺畅的回路。4 X- G% d* `0 m) b
15：CLK要与其它线远一些啊。2 r/ J  s3 i9 i+ p
16:电源线要粗的地方，不要嫌粗。地也一样。4 u+ i; N7 F8 k
17：把线拉直一下，板子就会好看好多。" Y$ T' r6 I' e' E5 g1 F
18：等长规则，允许的误差有点大。特别是SDRAM那里。: w8 D0 F; C" O6 n
: e* i- J" S+ J( H5 _- M6 U
如有不对的地方，还请指正。
3 I# u; S5 f* V* j  o6 I2 n0 T
作者: lostbooker    时间: 2012-2-24 10:04
chengang0103 发表于 2012-2-23 21:17
1 J" H/ t" r( [! ~# e1: 基本本上，输入Ac电源，不会用这样的输入端子吧，输入直流的话，就不要那个整流电路了吧。（不解）
5 X$ \. C& M0 j; n建 ...

, v6 x7 R: `3 ^# g" N谢谢，非常感谢，这是我第一次画FPGA的板子，我还有个问题，就是同组数据要在一个层里走的话，就要在相邻的bank出线，这样子不知道好不好。
作者: lostbooker    时间: 2012-3-3 17:06
chengang0103 发表于 2012-2-23 21:17
5 n, M! i) a0 O  A: }; a1: 基本本上，输入Ac电源，不会用这样的输入端子吧，输入直流的话，就不要那个整流电路了吧。（不解）
: P+ t+ @5 h0 I: B# J: m建 ...

1 [5 W  H3 S* t大哥，根据你的一些 建议，我修改了一下我的板子，如果你有时间，麻烦帮我看看，感激不尽~ SCS_LSI_1.zip (987.1 KB, 下载次数: 1)
作者: chengang0103    时间: 2012-3-3 23:35
lostbooker 发表于 2012-3-3 17:06 ) }% `4 }" z6 a3 |7 I$ z
大哥，根据你的一些 建议，我修改了一下我的板子，如果你有时间，麻烦帮我看看，感激不尽~

# Y5 E7 l" ]! Q0 c  C6 A不要太相信我的观点，每个人知识面都不一样，我的观点是建立在我所掌握的知识体系上。
3 q# h& R: T( c1 [7 `1 A* Y+ e
7 ?3 ^& u0 C: S) d好的方面就不说了。说下我认为还可以改进的地方。谢谢您对我的信任。不对之处，请指点。9 K5 Z+ g* E$ c2 I8 F& S- u+ q+ \' m

) K% B) A( ^6 _( {5 Y+ u4 [1 U1：电源，处理不理想，有这么大空间，完全可以处理的更合理。
) U, z0 b' E" [. h$ C   e.g: 你3.3V输出那么多孔，那前端输入就两孔。
6 b$ H3 W! F9 B% J( |   说实话，从上版到这一版，是有改进，但我不知，是你这行业都是这样处理的，还是什么。所以具体的我也说不上，看自己把握吧。
3 |' H' F; Q4 Q% i& y" o   还有，不知你是否依据公板来做。我的建议，不要迷信公板的处理。" m( s. z- `! O
2：绕线，同网络间距有点小。
/ F2 n% a0 c) F0 X9 f2 x3：你喜欢打过孔在焊盘边上。3 N+ i- _' y; ]6 u
4：电源并不一定全集中在POWER层。你现在的这样做法，让一些信号回路间断（也就是跨岛）。有些电源可以放到信号层去。
: n( p/ Z) |  n3 \$ J  `1 v! |   电源铜皮有些地方有瓶颈。最严重的是，那个vcc1v2。% J5 C' }0 u; @- z
5：线还可以优化的合理些。参考些电脑主板上的走线方法。
作者: as682939750    时间: 2012-3-4 21:28
你的第四层从FPGA出来的线跨的太猛，如果速率高点，这些线想过EMC估计不太可能，你的绕线也难看无所谓，但间距拉的太小，一般绕线采用3W，你1W都没有达到。这样线的自身干扰太大，不得EMC。电源部分处理比较乱，而且不是很正确，有空多看看高速PCB的处理方式。呵呵~以上是本人的一点小建议，你选择性的修改下。
作者: yidanshuxuexi    时间: 2012-3-4 22:27
作者: lostbooker    时间: 2012-3-5 11:00
as682939750 发表于 2012-3-4 21:28
; L* ?. ^& G9 C# r8 _4 x. T* `# T你的第四层从FPGA出来的线跨的太猛，如果速率高点，这些线想过EMC估计不太可能，你的绕线也难看无所谓，但间 ...
. Z; @* L5 ^+ U( {% g9 V
ok,谢谢，我再好好学习一下



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