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标题: PADS layout中 Verify Design检测有错误 [打印本页]
作者: rvmoon    时间: 2012-2-17 11:09
标题: PADS layout中 Verify Design检测有错误
一个4层的板子画完之后，进行设计检测( V* I7 T* x' M. L/ M) g0 _
    选择tools->Verify Design工具
8 p1 I: \$ ~: o3 o  x: {, L    进行Fabrication Latium检测，发现有很多一百多个错误
) I, r* h& |, o6 c+ @" Z8 K! Y    [attach]48931[/attach]0 j7 q. R2 i9 q$ ~1 c
       对应的错误描述为DFF Error: AcidTrap on Top0 o2 x% q2 S+ Q6 p- u9 b: p
       这种应该如何修改？
: B- v" e8 p8 s- V+ j* g! y/ s; G; ^/ Y$ M4 i
还有就是在选择Test Points进行检测时，出现十个左右的错误
5 q; O) Q# D& I( r; Y( L! w    对应的描述为:  ~& }; E5 h7 Q& X  |: o
       TestPoint error:NET FPGA_SIGNAL_TX has 0 test points instead of required 1 test points4 ^' Z; @8 {' M5 C
       其它几处TestPoint的错误提示类似，只是把网络名字换了一下而已。) W5 J+ |2 m1 K. G" B
    PCB上我没有加TestPoint，莫非这里必须得加TestPoint吗，不加行不行？0 ?% T* ^% H, ~  ?5 J4 S" z' `; ?
) p- h+ z- I3 _* I. S9 O4 K0 o% ~
我这里网速不大好，google后也没有找到类似的有答案的东西，初学PADS，请各位大大不吝赐教，{:soso_e100:}
作者: ZWY    时间: 2012-2-17 11:20
我一般只检查 安全间距和连通性
作者: zhangdong0110    时间: 2012-2-17 12:40
你检查的好高级啊，没查过那个，等高手指点，此外，那个检查有什么用么
作者: rvmoon    时间: 2012-2-23 21:06
ZWY 发表于 2012-2-17 11:20
% R8 d' M! Q5 g0 j9 N0 S1 [" y% I我一般只检查 安全间距和连通性

& ?4 A3 W7 d8 q7 Z恩，一般只检查这两项的，我是想试一试其它的功能
作者: rvmoon    时间: 2012-2-23 21:07
zhangdong0110 发表于 2012-2-17 12:40 9 P1 h, S: H' d, x) ^+ |* ?/ x& O
你检查的好高级啊，没查过那个，等高手指点，此外，那个检查有什么用么

: H: a2 k( p0 n; \, ~9 i1 H) r不大清楚，说是可制造性检测



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