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标题: DDR的差分时钟信号在LAYOUT过程中的如何处理 [打印本页]

作者: zhangcaihong 时间: 2008-6-18 14:19
标题: DDR的差分时钟信号在LAYOUT过程中的如何处理
DDR的差分时钟信号在LAYOUT过程中的如何处理,需要等长吗,请教高手

作者: deargds 时间: 2008-6-18 14:34
如果能够做到等长最好。

作者: rjc 时间: 2008-6-18 18:50
是什么产品？？？

作者: liqiangln 时间: 2008-6-19 12:14
标题: ！
走带状线，可以按照差分线走线，基本等长，参考平面是地。
总长度注意和地址线，控制线的SKEW,同时注意端接电阻的位置。

作者: michaelw_wang 时间: 2008-6-26 04:05
stripline is no longer a requirement for highspeed clocks - as long as they are closely referened to a continual ground plane.

作者: qichunwang 时间: 2008-7-7 16:26
从bga封装拉出来的不同的层等长可以吗？？

作者: wdckill 时间: 2008-7-21 13:18
按一般差分布线方式,注意端接,我们一般按一串一拉做,并注意时钟线与其它线的等长关系就可以了!

作者: yun12 时间: 2008-9-24 10:41
差分一定要等长阻抗100 最好有参考地平面注意匹配电阻加在CPU 阻值10-----22 可选

作者: lisa0929-20 时间: 2011-10-29 11:16
我补充一个问题，端接电阻是要紧靠DDR 脚，但是如果是空间不够，正反各两颗DDR对齐布局，那端接电阻放在哪里，要怎么布线，谢谢

作者: lqf 时间: 2011-10-29 19:42
回复9号：正反贴的时候，端接电阻就放在DDR外面就行了，距离DDR最近就行了。

作者: pads-tseng 时间: 2011-11-1 15:09
不是很明白

作者: willyeing 时间: 2011-11-1 17:05
那就仿真一下拉

作者: qiangqssong 时间: 2011-11-1 17:20
对的，最好等长、且有完整的参考平面！！

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