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标题: 关于cadence 等长设置问题求解 [打印本页]
作者: 819535006    时间: 2011-8-24 16:53
标题: 关于cadence 等长设置问题求解
1、在设置等长前，首先要进行叠层设置，这是为什么呢？目的是为了设置pin delay和 z axis delay吗？
! t+ [1 {! x1 J, O3 k/ X! u: x2、为什么要建器件模型呢？' X3 y& o1 T' e! G
小弟有如上两个问题，希望大家给于解答，谢谢
作者: flyingc381    时间: 2011-8-24 16:55
只能说都不是必须的0 K' K0 s! y8 S7 Z
) x$ N0 `& x0 ]- P! P8 ?
设等长有N多方法……
作者: 819535006    时间: 2011-8-24 17:00
flyingc381 发表于 2011-8-24 16:55 7 d1 ]% _& W* G/ R" x
只能说都不是必须的/ i2 q, h1 ^7 ?0 ~0 u+ K

# O* N+ V9 o4 N% L# r, B设等长有N多方法……

, H1 \! O9 g* y5 x; ]版主的意思：7 ~, r6 Z9 t% @3 H9 ~
1、可以不定义pin delay？
1 Q; S* h0 ?$ a8 x" R+ S; }( P7 M2、如果是这种方法，设置模型是为什么呢？
! v/ }% q6 p, p) |新手，希望版主指点哦，谢谢
9 E2 g1 {7 I8 ~4 m
作者: flyingc381    时间: 2011-8-24 17:04
先要知道什么是pin delay
% ?/ g. d" l" a5 N6 `0 [4 G
5 D9 J% a$ r9 U1 V8 K4 D5 O以及什么地方才会用到pin delay,,设total etch length是不会用到pin delay的
* j* u+ T3 b/ e- f0 }0 _
% d6 N: h! Z, C! l2 A第二个问题，，加模型是为了提取拓扑结构，，在里面设规则，，
" Z4 J9 g. f! [% h( C( H5 R! K2 z! s
不提取一样可以设……
0 L' Y' Y' y3 y" J% @: x8 W& y* R. i- e3 J% w  W

' \, Y: q' K$ d- D, g9 |+ _
作者: 819535006    时间: 2011-8-24 17:12
flyingc381 发表于 2011-8-24 17:04 2 E% R2 z6 N( R3 ^! ]; T
先要知道什么是pin delay) b& M0 ?, M8 p* [$ r

# ^' E# [8 I/ C以及什么地方才会用到pin delay,,设total etch length是不会用到pin delay的

/ h# R4 v- t2 ^; i3 m' R! u哦，谢谢。7 g# R8 \7 S6 @, s5 s& r
不过我对pin delay确实了解的很少，我想问的是pin delay与层叠结构是有关的吧？
" M$ C" g7 }# O. P这里提取拓扑结构？是不是就是为了提取一个等长的路径啊？
作者: Scott.Dong    时间: 2011-8-24 17:17
感觉楼主是在用SI分析做约束
作者: flyingc381    时间: 2011-8-24 18:18
pin delay与叠层无关，，只是芯片的参数之一



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