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标题: Via与polygon track的DRC [打印本页]

作者: legendarrow 时间: 2011-6-23 16:51
标题: Via与polygon track的DRC
在板边打孔的时候，如果设置VCC层内缩40mil，有时候via会碰到板边的polygon track，当VCC层为GND的时候。DRC检查的时候会有line to via short的错误，即使在rule里面设置via to polygon track 允许short也还是有这样的错误，一般大家是如何解决的。

作者: jacklfeng 时间: 2011-6-23 17:21
GND平面内缩20MIL,VCC平面内缩60MIL，板边的过孔应打成GND网络，就不会有DRC了。请要搞清楚，GND平面，对应肯定应该是GND网络，VCC层平面，对应肯定是VCC网络噻，不要混用。

作者: legendarrow 时间: 2011-6-24 22:30
VCC里面空余的板边我铺的是GND，GND via与VCC层的板边就会出现这种情况。在rule里面设置也没有用，貌似AD的rule系统对这种DRC不作为。不过你说的这种方法也挺好的，可以解决问题

作者: 2009zhaoqf 时间: 2017-1-19 17:05

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