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标题:
数据线与地址线走线问题
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作者:
cake
时间:
2008-5-20 20:31
标题:
数据线与地址线走线问题
现在画的板上 有BGA与两个SDRAM(U10,U11),走数据线和地址线的时候,有两种说法:
* `7 B5 i" d# d% `4 M
1.数据线组内等长,地址线等长
, @ h5 e$ S8 t/ c7 h7 w* t
2.U10与U11到BGA的所有走线等长
2 y5 e- D( N8 |0 I
请问高手,哪种说法是正确的.
( L1 C. m2 f/ E% n' t
4 t( V5 \' L& d% n4 @8 g$ F& U1 v
另外请问下,什么是菊花链?
作者:
orinoco
时间:
2008-5-21 00:17
SDRAM因为其工作频率较高 133MHZ 为保证其信号同步 所以地址端要求等长 如果你做不到 尽可能每4位 如A0到A3
9 D- _% h N( k; s1 P& F1 K, e
D0到D3 等长 8位SDRAM的则每8位等长
! w) I p; E/ z: e5 \' l a* Z
另外CLK 线 要长于数据走线
0 D+ k9 Y9 S6 z5 Z1 u) i
对于菊花链布线, 我不是很清楚 BAIDU了下 大致这样
5 _. {9 ]. n" Y4 U0 W' `3 X& P
. ^/ G+ \; d8 [" U% B5 N! ?9 W
PCB走线采用两种基本拓扑结构,即菊花链(Daisy Chain)布线和星形(Star)分布。
$ z# `6 Z8 a8 U5 a: B1 p
3 N3 z3 h/ R- M% W
对于菊花链布线,布线从驱动端开始,依次到达各接收端。如果使用串联电阻来改变信号特性,串联电阻的位置应该紧靠驱动端。在控制走线的高次谐波干扰方面,菊花链走线效果最好。但这种走线方式布通率最低,不容易100%布通。实际设计中,我们是使菊花链布线中分支长度尽可能短,安全的长度值应该是:Stub Delay <= Trt *0.1.
/ P0 Y8 n/ C6 u2 H! R5 a5 n; T
例如,高速TTL电路中的分支端长度应小于1.5英寸。这种拓扑结构占用的布线空间较小并可用单一电阻匹配终结。但是这种走线结构使得在不同的信号接收端信号的接收是不同步的。
3 G( G# f- f H( n0 ?9 y
星形拓扑结构可以有效的避免时钟信号的不同步问题,但在密度很高的PCB板上手工完成布线十分困难。采用自动布线器是完成星型布线的最好的方法。每条分支上都需要终端电阻。终端电阻的阻值应和连线的特征阻抗相匹配。这可通过手工计算,也可通过CAD工具计算出特征阻抗值和终端匹配电阻值。
7 O. M7 t. r8 ~( u/ m, d
" q; X4 R* R+ V) ?+ ]. p# d
[
本帖最后由 orinoco 于 2008-5-21 00:21 编辑
]
作者:
changxk0375
时间:
2008-5-21 08:56
提示:
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作者:
cake
时间:
2008-5-24 22:45
谢谢!
: ?& y. m5 l0 n* ^: e
按照楼上所说的,对于数据线及地址线是走组内等长吗,确定下.
作者:
orchid
时间:
2008-5-26 12:16
恩 不是很清楚,顶下
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