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标题: 谁能看一下这个端接该怎么匹配？ [打印本页]
作者: cuizehan    时间: 2010-10-14 20:07
标题: 谁能看一下这个端接该怎么匹配？
本帖最后由 cuizehan 于 2010-10-14 20:08 编辑 " m: Q# d5 ]: A1 p2 }$ D

) }' H& G$ S* L) u8 { 5 g# Q" B9 P1 X  H' Q
这是仿真的电路图，上半部分是内存条数据线的拓扑结构。其中U19和U24带有120欧的On-Die Termination。
5 ^, D. y; a  F0 Y3 @) J4 _按这个图仿真，频率为400MHz，结果如下
0 v8 D4 t% |3 h
7 m" o7 T5 y1 Z可见信号质量还是蛮好的。
" D' O- L! z4 h4 _9 V如果把TL16和TL14连起来，相当于分了一支到FPGA，仿真结果如下，8 Y; P0 ~! [+ k' z& k# O! t1 b
% c7 O5 c3 d3 O' @  H6 O1 m
FPGA端的信号（绿色）有两个特别明显的欠冲，谁知道这个是哪地方端接没做好，该怎么匹配？2 t) m0 Y1 p! P. ~4 E4 f+ V
作者: numbdemon    时间: 2010-10-15 12:02
R12的电阻值调小一些，试试看60欧姆，最好扫描一下
作者: cuizehan    时间: 2010-10-15 15:59
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: Y$ C9 g! t8 p) F/ `5 C4 w# m+ F" ?" @! O' d+ k; @3 K
电阻从10ohm到1k，1M都试了下，小电阻FPGA端的信号幅度会比较下，大电阻FPGA端的信号幅度会比较大，但都是有那两个欠冲。+ Y/ C1 T2 |) L

" z6 x1 j( ]8 t. F  ^  e我把FPGA去掉，只用电阻端接，60ohm信号质量很好，接上FPGA就不行了，感觉FPGA输入引脚有容性或者感性负载，导致不匹配，* K- R8 X4 i  ^' D! ^
从这个图上能看出是感性还是容性的吗？是的话，该怎么匹配？+ `0 z6 A5 p9 H" ]7 B6 W; T; K& V* D

. O4 G" g% {- Q( i; Z# b1 A另外，你说扫描一下，有什么软件可以到吗？我用的是hyperlynx。1 j7 }$ @1 C" O# w6 S, O
作者: numbdemon    时间: 2010-10-15 17:42
本帖最后由 numbdemon 于 2010-10-15 17:49 编辑
1 l0 Y8 c1 X1 }" o; R$ t
0 P! |- t) {! W3 T; g4 L5 BU26输入引脚的端接只能尽可能消除反射，但是引脚本身的寄生电容才是信号完整性的最大杀手。1 Z9 _9 B9 J, [) H' `
你应该再确认一下时钟频率是否正确。如频率降下来可能会稍微好一些。" P" @' m# p) R
还有就是要确认一下FPGA的这个输入引脚的寄生参数，是否能够对应于这么快的上升速率。如果不幸的话就得加个buffer了。
# h, g7 Z% h8 A
, q% |6 F$ e3 U$ u6 x& W' x. T扫描的话么，你既然已经手动测试了10Ohm到1Mohm，那就算了。
+ [6 W: E* P3 W& n% @/ _( [/ R$ ^
作者: numbdemon    时间: 2010-10-15 17:53
还有，再确认一下拓扑呢，我粗看一下，这个拓扑有点问题么
2 `3 r0 H3 c2 l) [( u3 X" J
作者: cuizehan    时间: 2010-10-16 11:29
回复 numbdemon 的帖子; x6 S6 @" Q4 B

4 x9 c% n" o5 Y9 X% \高见！
) j; D6 r0 g; T1 t: r' T
' R) O6 o1 T& Z) ]! Q7 Y这个问题背景是这样的：我自己做了一块板子，上面有一个FPGA和一个内存插槽，可以插内存，这个板子本身又是插在主板的内存插槽上，将主板的内存信号转接过来，一路传给板上内存，一路传给FPGA。控制线的频率比较低，200MHz，可以加一个register缓冲、隔离，但是数据线频率比较高，400MHz，没有合适的register，不得已才考虑这种T型拓扑。! k- l! ^( {% J; v
! X  R& ]* T+ }* w) x4 b  z; O
T型拓扑要求TL14的阻抗是TL5和TL16的一半，这个我后来调了一下，效果没多大改善。0 [$ j6 W. d- D( B

) u. F/ q6 a0 j9 D' Y- g" P我直接把U26和U24点对点连起来，发现信号还是那样。
2 j9 W5 G4 X7 H3 @: y  V( _0 v3 U3 z; ?) R) _2 ~3 p+ k
看来应该就是FPGA引脚的寄生电容在捣鬼，不过这款FPGA是可以直接接DDR3内存的啊，而且最高可以跑到533MHz，开发板上都是直连的，不知道为什么仿真出来确是这样。% g; l! z) t6 L" j- y
我已经下了最新的IBIS模型，也还是不行，而且我实际板子上从FPGA读取出来的信号很乱，应该有很多判决错误，实在不行借个示波器来看看，信号质量到底怎么样。
% ]9 L+ i/ E1 T0 b- O
作者: numbdemon    时间: 2010-10-18 09:47
如果可以的话传两个IBIS上来，有时间帮你分析一下
作者: cuizehan    时间: 2010-10-18 13:58
回复 numbdemon 的帖子; ]7 S2 ^1 Z* W2 G( o& g1 [
6 S1 h0 i9 t! c8 r) ?8 j) N$ ?
当然可以，多谢！
/ m, i, m+ r) @: N" d* j
9 b: C+ d1 d( i+ j. E& @这个图是dq3.ffs的截图，是ddr3内存条上数据线DQ3的拓扑结构，其中U1和U19是内存芯片，J1代表金手指。U1和U19的ibis模型为v48c.ibs，按下图选择
+ a3 V7 R/ [- M* _ " O* H5 f- v% H; G/ H
通过model selector可以选择DQ3的输出阻抗和On Die Termination，比如这个图上就显示输出阻抗为34ohm，ODT为120ohm，最高DDR频率为1066。5 M) G5 v9 k2 r5 l) {) U7 _  B
我做仿真时，ddr信号的提供者也是用内存芯片，用同样的模型选择。
5 W1 @; {2 z  F; sFPGA的ibis模型为virtex6.ibs，应该选其中的SSTL15**，可以选DCI的，也可以选没有DCI的。1 ~- C/ L; G1 F. R% M

ddr3数据线信号完整性分析.rar

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作者: numbdemon    时间: 2010-10-18 16:55
FPGA输入引脚的寄生电容过大，对于这个上升速率的DDR信号来说，很难改善的。要么就要降低器件的速率，比如降低电压什么的。
8 G; X+ Y# u* E' R8 Z但是通过仿真来看还可以容忍(用SQ仿真，参数尽量理想化)，至少200MHz的时钟能凑合。$ A7 v& }2 ]' f' W
作者: cuizehan    时间: 2010-10-18 17:30
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, o* R$ n; j+ C0 g" P$ X
$ C  i4 O$ a  A多谢啊！
* A0 I- Y& T/ c; l我就很纳闷了，xilinx出了这个fpga，据说是可以支持最高533MHz的频率，而且还有实际的开发板，为啥仿真出来结果咋就不行呢？; L. U7 Q! P4 ^) K0 ?
作者: numbdemon    时间: 2010-10-18 17:47
单负载应该没问题。
, \( `: x. f: H6 d1 b, b目前的拓扑对于FPGA端的信号还是很有制约的，要不你试试看菊花链结构，或许会好一些咯4 n9 M0 j- F; e6 X, Y. y# n, k! g
作者: cuizehan    时间: 2010-10-19 14:43
回复 numbdemon 的帖子) l+ H: I3 m3 {' \4 B3 A! b

6 z" W1 q" z! g' R9 @5 X单负载是不是就是指，输入信号只给DRAM和FPGA其中的一个？' R$ z1 j$ o. B5 A/ O$ U2 j
如果只提供给DRAM的话，信号很好。9 E4 D, m, n5 Q! q( `
如果只提供给FPGA的话，结果还是不好，有两个欠冲。
$ t  s+ R6 b, u) ~
作者: numbdemon    时间: 2010-10-19 16:48
不会吧，点对点直接连在FPGA上的话，信号还可以的啊
作者: cuizehan    时间: 2010-10-20 18:36
本帖最后由 cuizehan 于 2010-10-20 18:40 编辑
( R& e- k, x4 g" b- `2 w% k# h3 @! T8 E& N
回复 numbdemon 的帖子# J4 k" i. T( f1 {! r" A* G4 h
打开FPGA的DCI0 {) l3 e: q) J7 g. E
; c( ?  |* j$ p! E( s; S: B* N

8 A7 \" ^, F; `6 j# B 9 K+ w4 }" a4 r! m, ~3 X7 L0 `  M4 q
' P* i4 J% I# H) e$ c+ X
串接15ohm电阻
/ F9 i+ s- R# l: V3 G+ h1 b: X
+ j6 T1 x* E$ L8 C2 L   T  r$ w$ |1 A6 N
/ m9 X, c$ K, I
不开DCI，60ohm端接，串接15ohm
# u6 u; R! r3 H" d4 H6 v6 o2 O 2 \) I# [' m  \  }; K8 y

: a/ ^$ X, o! n; f! @, g
2 |# ~  S. [7 U1 a3 E上面是我仿真的结果，最后一个算还行吗？可是还是有两个欠冲，而且上升下降时间都比较慢。. |6 N3 N0 W- a, z7 `) B2 }
; {' ?/ L$ y( a# W
不知道你说的点对点连起来信号还可以是指哪一种？5 {" O* `5 {" ~1 Q1 p: S
作者: liqiangln    时间: 2010-10-21 08:52
主要是仿真的细节大家注意一下，根据楼主图的话，R12和U26之间应该加一段传输线参数，这样电阻是在整个链路的末尾，而U26是倒数第二个节点。) T3 c5 d; f( I2 B$ J5 D: x, f* ^
可以参考一下菊花链的基本概念。
作者: numbdemon    时间: 2010-10-21 10:27
怪了，同样的拓扑，你看看我这边的波形呢
6 v* V( X, z; Z( l

Untitled.pdf

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作者: cuizehan    时间: 2010-10-21 21:58
回复 numbdemon 的帖子  i& I9 c( n0 W" E2 P" l
5 {. r2 ^1 l, Z! _! q! `6 F
: i3 t8 }( ^9 O) ?! r
你用的什么软件？SQ吗？刚好我的hyperlynx莫名其妙的用不了了，怎么破解都不行了，换个软件试试。
" i4 e- z0 w! f; h
作者: numbdemon    时间: 2010-10-21 23:38
SQ，是的
作者: cuizehan    时间: 2010-10-25 15:21
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* [0 |+ U4 W" ?5 l; w( ~
! f# h8 ^. M( U6 ^' x& y+ l嗨，你好。  J$ ?- f4 A- u0 c' d" a, Q+ ]
我找到仿真结果不一样的原因了，hyperlynx仿真时要选是at the die 还是at the pin，以前都是at the pin，所以信号不好，换成at the die之后就可以了。
% p( ]3 p6 M% z" Z4 z2 J/ V多谢这一段时间的关注！
8 B, T  p1 C* v0 O# f8 E
作者: ychhj    时间: 2010-11-8 15:23
晕，你们都没有设置传输线的类型，这样仿真出来的东东，会可靠吗？还有板厚，介质的介电常数，叠层结构...
作者: cuizehan    时间: 2010-11-8 15:25
回复 caseyxie 的帖子9 x; x+ b7 M7 S, z1 |  V) e5 a0 T
7 A' j# W- g/ \# M* d
主要是为了验证端接方案的可行性，实际中应该是at the die吧，至少xilinx的人是这样回复的。2 Q9 s5 T' x+ l1 A5 ]3 s
作者: cuizehan    时间: 2010-11-8 15:26
回复 ychhj 的帖子! |8 U, G* j( d5 }) w- N
! }% r) [/ B2 `" d/ x
这个有的
作者: 伪君子    时间: 2010-11-12 11:21
请问"at the die"中这个"die"是什么意思啊?



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