标题: 请教orcad网络表导入allegro问题，急！ [打印本页] 作者: wosohutu 时间: 2010-9-11 22:13 标题: 请教orcad网络表导入allegro问题，急！ 我最近做一个案子，原理图和pcb都是在原有基础上修改，但是改动比较多，orcad原理图做好后导网络表进allegro问题了：1 A- t; L' o+ S6 L+ b
0 o" _9 w& y# b: P3 }" m原来的原理图和pcb应该使用新的方式导网络表的，也就是在orcad--tools--creat netlist时选择第一项PCB Editor； # R' U" V6 i7 m$ U7 c* E我使用的是orcad--tools--creat netlist--other里选择allegro.dll格式导出，因为我对这个方法比较熟悉，但是用这个网络表导入pcb时提示错误： 6 f5 t! ?, o- {# h+ |[attach]32148[/attach]* u' g# Y- y6 m) h( ]6 O
点“OK”后弹出提示框，里面有一大堆错误。 2 B) U5 A. a6 W5 g - z& e! [1 B) @/ H: @# {请问：我使用的方法导出的网络表和原始的格式是不是不兼容，因为要覆盖原始的logic数据？ ; Q2 S X; \# w* c$ | * R; K, _) b7 n$ K L4 m3 N应该如何解决这个问题？是不是必须按照原始的格式生成网络表才行？; g1 `, b; x# J: R, D
6 H! c9 i& L& F: a这个问题搞了好久都不行，小弟非常着急，希望有高手能指点一下，多谢！ # T6 A8 b6 E) W作者: leavic 时间: 2010-9-11 22:33
你好歹把报错信息发出来作者: leavic 时间: 2010-9-11 22:35
另外，用新导法能有多困难？既然原来都是新导法，那封装和lib就应该比较正规，直接用新导法应该方便得多作者: buick9323 时间: 2010-9-15 15:08
把你的报错信息发出来看看。作者: wosohutu 时间: 2010-9-15 15:38
#1 ERROR(102) Run stopped because errors were detected2 `2 H+ r7 _! a. d( g
9 Y7 F# e2 y$ |3 F+ z' Fnetrev run on Sep 15 15:33:23 2010 h( Y2 B7 L+ Y) p DESIGN NAME : 'M2010_V01_0915' 3 u) P/ }" t' G W2 Q PACKAGING ON May 28 2006 22:05:317 u T% n3 @$ u. t8 p( T
1 G }& s+ @. i) c COMPILE 'logic'& D; g ?1 A) @- i/ N; l2 ]. J
CHECK_PIN_NAMES OFF/ t' O# b* e! I9 m5 ^; g
CROSS_REFERENCE OFF P0 \1 b' |- c/ J( G- q0 Y H
FEEDBACK OFF& D7 c/ B, T& c% \( h9 _
INCREMENTAL OFF , a& I! \7 a9 I$ H6 Q INTERFACE_TYPE PHYSICAL & H r" L6 P5 t* v+ {! L MAX_ERRORS 5007 z, \- x) k. c- Y' `7 Y6 K
MERGE_MINIMUM 54 I1 O; W4 H) `) q( s( ^
NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|'# j, t8 k. [. a
NET_NAME_LENGTH 242 Z+ z0 m2 C* X% _' j% m3 m3 R4 u
OVERSIGHTS ON . P2 h( u( _6 y7 t9 c REPLACE_CHECK OFF8 i# P6 Y, `, |
SINGLE_NODE_NETS ON4 g- r# F' L3 s& Q
SPLIT_MINIMUM 0! i5 A2 \- \! E2 r, V
SUPPRESS 20 ; m. Y/ l! e m WARNINGS ON & }; C. m" ~9 l) x ) k; C y7 ]. s1 N1 V+ _ 1 errors detected ' [( f8 b6 D o* L/ t No oversight detected6 I9 R3 p( g3 G8 Z
No warning detected 3 i- b# N3 Y6 v9 B3 |/ M' d6 z& _% Y: P9 A+ m
cpu time 0:03:49 , C9 r: B, w! p: r( D% O2 _/ jelapsed time 0:00:02 , Q$ n, }! t, i- X7 O9 ^: r2 d2 @, i; @, H! x, }% m
上面是报错的信息。 * s! v5 y" e4 S- H: Y; z' k+ ], Z& t
我改了元件封装，导入时“place changed component”选项选的是“Always”会这样。4 K% N0 K8 ^; q) m; A0 z
选择“Never”或“If same symbol”就不会出错，但这时PCB上所有更改过封装的元件全部不见了，要一个个找出来再放回原来位置，基本上都是电阻电容，数量太多了，这么做太痛苦了。 4 q2 d" G. K: Q; E M: [ \: h4 d# i
请高手指点，谢谢！作者: nuptxsl 时间: 2010-9-15 16:39
我也不太懂！ 还没接触到。作者: pkkong 时间: 2010-9-15 16:52
1,你发出来的信息是说有一个错误。当时没有发错误内容，请你再自己看看。看看是不是有什么特殊字符，或者原理图库引脚和pcb库没对应这些。8 C8 k! Q# b7 B+ [) b8 w
2，从capture导入到allegro不用你说那么复杂，只要在capture项目根目录面板，选择netlist（有个快捷键的），然后选择导的pcb路径即可。这里说不清你可以自己再查。作者: wosohutu 时间: 2010-9-15 17:44
我在修改user performance里面的参数后，点OK保存，出错提示：% z7 k( U/ a- [1 ]0 @
“Changes not saved, cannot update the env file 'C:/pcbenvC:/pcbenv/env'”. ! A" k8 `" I* n/ n& l6 Senv文件的路径是在C:\pcbenv\env里面，但提示的信息里面的路径好像不对，请问这是怎么回事？" \( u% Q) t' e8 d! w
我怀疑前一个问题可能和这个也有关系。作者: wosohutu 时间: 2010-9-15 18:24 回复 7#pkkong' S) Y9 f6 \4 B) E* m& O, q9 {
f8 W; V) V* G' t+ ?
多谢你的回复！" l: o+ [& a3 t- v+ ?7 c0 ?$ X
" G+ ^: \: u, p% v5 ]4 s
capture导入allegro问题已经解决了，使用新方式导入，没有问题了。 3 k h' w$ ]( Q" n. S- n" \9 a3 Q, i3 |
上面发的错误信息，是在capture中把所有电阻的封装从0603改为0402后，生成网络表导入到allegro时提示出错，我就不太明白了，改封装怎么会影响到网络表导入错误，而且没有错误的明细；至于路径及命名经过检查后都没有非法字符。0 h" N- C( ^ u: b& l1 c
