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标题: Nvidia显卡设计中，多个显存CLK、CMD、DATA信号分段等长设计 [打印本页]
作者: st.liu    时间: 2010-9-11 17:05
标题: Nvidia显卡设计中，多个显存CLK、CMD、DATA信号分段等长设计
本帖最后由 st.liu 于 2010-9-11 17:15 编辑
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如图所示，NV显卡设计中，显存的信号需要做分段等长，要求不同信号的时延在一定范围内，因此需要把线长的mil转换为ps（皮秒）。此外，不同的信号间存在相互关系，如：CLK to CLK，CLK to CMD，CLK to CMD等。
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$ J# D9 k+ B8 R& P! dCLK信号FBA_CLK0从GPU到M0与M2，T6为分叉点。GPU到T6为公共部分，在T6点分叉。
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CMD信号更是1分2，2分4。GPU到T1，T1在分部到T2和T3，T2，T2再分别分岔到M0，M1，M2，M3。
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每一段有微带线也有带状线还有via，而微带线与带状线的转换为ps的算法不同，还需要将via转换为线长计算。+ k, m% E$ x: i' |9 ^9 f

) r6 @9 F; Z. e9 ]3 ENV有提供EXCEL表格，将每一段的线长填入表格，并检测线长是否合乎规范。而本人目前只能通过手动选取每一段Cline，并判断此Cline是位于哪一层，再根据相应公式转换为ps，在求和后将结果手动填入NV提供的EXCEL表格。对于8颗显存的多层板设计，每个项目都将花费数日来获取并填入数据，修改之后又需重复此过程再次检查。过程极为复杂繁琐。1 T2 H  Z. Q" K4 s* ~2 e6 {$ Q
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因此，请问高手。
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有没有办法，讲每一段CLine的长度report出来？并且获取via穿越叠层的信息？$ x& j" }+ X& a. Q. T

6 r0 m' r5 Q, ?5 F: j+ y( U* ~" X或者，有没有办法在allegro中设置约束规则，以达到NV设计规范。
作者: jxnfhyz    时间: 2010-9-11 21:44
我也非常想知道DDR3的一些设计资料，特别是在计算T1\T2\T3的走线时不好算，不知哪位有好点的方法。
+ I! l8 n& G+ c6 B% b8 A  p! [7 ?0 l另外我是用PADS2007做这个设计，这工具不可以像allegro那样来设置T点，不好用，如果是用allegro就方便了很多。
2 l' o. g8 ]* {希望有经验的高手们给点资料和方法给分享下，谢谢！
作者: leavic    时间: 2010-9-11 21:53
本帖最后由 leavic 于 2010-9-11 21:56 编辑
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前公司的SI Team专门写了个Skill，就是导出等长线在各个层的长度信息的，甚至还能标注是Break Out/Break In/MS/SL等段信息，然后就可以对等长表去检查了。不过那skill竟然还要连接到公司服务器才能用，还有密码验证，现在连我都用不了了。
作者: leavic    时间: 2010-9-11 21:54
本帖最后由 leavic 于 2010-9-11 21:57 编辑
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源码是加密过的，虽然没密码，不过解密后的可读性有点差，如果有高手读源码后又办法改写成本机可用的版本，我愿意把skill发上来。
/ V. z# ]( d) i4 J. U+ ~我感觉这个网络验证本身并不提供什么功能，功能在脚本里都可以实现。
作者: leavic    时间: 2010-9-11 21:56
其实楼主所说的工作，在前公司就是EE经常要做的等长检查，内容几乎一样，只是他们有脚本导出信息，自己要做的只是撰写表格，填入数据而已。
作者: st.liu    时间: 2010-9-13 09:29
T点似乎只能以mil计算，这个需要换成转换为ps
- N0 {8 w3 U: @6 E/ pskill似乎不错，研究研究。
作者: st.liu    时间: 2010-9-14 10:13
源码是加密过的，虽然没密码，不过解密后的可读性有点差，如果有高手读源码后又办法改写成本机可用的版本， ...6 b1 @# w* S; G+ y
leavic 发表于 2010-9-11 21:54
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兄弟，能否提供一下，我已经学习skill一天了。
作者: XYX365    时间: 2010-9-14 10:31
本帖最后由 XYX365 于 2010-9-14 10:34 编辑 % G5 d# r9 R" u4 t4 ~% C
源码是加密过的，虽然没密码，不过解密后的可读性有点差，如果有高手读源码后又办法改写成本机可用的版本， ...
/ z# w! L: r( a: \; ^1 V& L( _leavic 发表于 2010-9-11 21:54
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) _8 C0 T; a( `! B  b- t5 S8 i- F6 n& l1 z! C; }) ]: g, A$ B
    如何让解密文件更有可读性, Pls go to  https://www.eda365.com/wiki/Skill_Question/%E5%8A%A0%E5%AF%86%E4%B8%8E%E8%A7%A3%E5%AF%86   , pls changed eda365 to pcbskill.
作者: fengyunli1    时间: 2010-9-17 15:28
加T节点，在control manger里面设置匹配规则就可以了
作者: ayalcy    时间: 2010-9-19 21:24
要注意T1和T2 T3 T4 T5的阻抗控制要求是不一样的
作者: dzgking    时间: 2010-9-19 22:23
good, study
作者: WANGHUI6KISS    时间: 2010-9-20 10:55
都是高人，学习了
作者: pkkong    时间: 2011-6-9 11:38
\doc\algrologic\algrologic.pdf ) a  y0 Z, I: W5 `$ X
有文档介绍，同学习。tks。
作者: owencai    时间: 2011-6-9 13:18
都是强悍的人
作者: weving    时间: 2011-6-9 14:29
回复 st.liu 的帖子( Z5 i) ~6 E$ O4 v. t
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作者: weving    时间: 2011-6-9 14:33
回复 weving 的帖子) ^  X/ j& [& p* S" S1 \# A+ e
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这样的VRAM我做过挺多,板上是MIL,表格是PS,表层与内层的系数不一样.我记得是表层的系数会更大一些,也就是可以少绕一些吧.
3 a1 F8 m+ ?+ r- ?; r6 l/ K& o像这样的地址线你可以先将M0,M2的T点的长度做一样长(因为它们都是表层的),然后你把他COPY到M1,M3那边.然后把大T点接上左右做一样长.做误差的时候你只要考虑在公共端绕了,至于你说的把CLINE导出来是可以做到的..可能你们没有那工具,; g" y0 R- e' }( v9 Y# i2 b( `
这是我的工具.不管net,还是cline长度都可以直接导入DC.XLS,像这么复杂的长度,快的话10分钟就可以导完) k0 f1 V3 E; s9 y  H
所以不会把这时间浪费掉..要花数日导长度还真第一次听说..牛B
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作者: weving    时间: 2011-6-9 14:40
回复 st.liu 的帖子- O7 Z8 U2 N1 r0 M& D0 l, j

$ E0 j: L6 u( {6 j我帮你做等长吧,,我挣点外+快..你导长度都要数日,像做这样的等长,如果不难绕的话2天左右我就可以搞定..
作者: beebeevincent    时间: 2017-11-5 11:00
谢谢分享



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