原帖由 liyabing 于 2008-4-17 16:11 发表 0 R" {% w9 M4 W" h5 x* W
敢问各位大侠,小弟近日使用Capture CIS进行原理图设计,完成后输出网表,并想通过Allegro进行PCB设计。但* M1 B& N/ e' G9 S" w
Allegro输入网表后,出错,显示如下:
Problems with device 'MC74LCX125_0_14PIN, TSSOP_IC_MC'. JEDEC_ ...
欢迎光临 EDA365电子工程师网 (https://bbs.elecnest.cn/) | Powered by Discuz! X3.2 |