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标题: 关于DDR信号辐射问题 [打印本页]
作者: shqlcdd    时间: 2010-5-23 23:05
标题: 关于DDR信号辐射问题
请教一下各位，我在做机器的EMI辐射实验时发现频点在DDR1时钟频率（133MHz）和它的倍频上老是超标，很难压下去。
" W6 a# c. J" x" x我看我师父的DDR1供电和参考电压引脚周围都放的是几个100n的贴片电容，稍远一点就是220微法的铝电解电容（看其他的参考设计也是这样）。请问高手是不是DDR附近一定只能放100n的电容（上面的设计是否有问题），还有就是是否有降低辐射的好办法。我是新手，问题有点低级，麻烦各位了
作者: xyy_zhong    时间: 2010-5-24 18:00
本帖最后由 xyy_zhong 于 2010-5-24 18:05 编辑 ' ~3 H0 ^) v# {

5 D9 Z2 y- _" l( x2 x1 ^7 [0 ]你把测试报告贴出来呀：超了多少个dB?(把频谱图贴出来吧)
( B# O7 I/ e; |( O# t  t还有就是把ＤＤＲ这块PCB也贴出来！(几层板?把DDR这快内层分割也贴出来;还有把线款线距也说说.尽量说详细点吧)7 {: U9 C7 U! n. ?
你这样问那些大牛们怎么给你回答呀
作者: shqlcdd    时间: 2010-5-24 18:54
本帖最后由 shqlcdd 于 2010-5-24 19:05 编辑 0 B, c  I# i; f) ~

/ R" U/ F$ R. j7 t* A3 { 回复 2# xyy_zhong
% e2 R* U9 @* O4 N. u) _" S' z这是DDR的整体局，加亮的是2.5v供电，这个板子是两层板，其中靠近DDR的两个电解电容为10微法、100微法
作者: shqlcdd    时间: 2010-5-24 19:03
本帖最后由 shqlcdd 于 2010-5-24 19:08 编辑 2 u1 E1 w" y# M& P

- _7 E, z4 }( s/ K9 }) n& W4 V! b回复 2# xyy_zhong . I; F* _. \1 u1 A7 V& ]0 L

: d1 c) r8 W4 h" T5 ~& k- W4 }/ n  H. R* g$ d- K; }' R! o( n
    其中BD5，BD8是121的磁珠，线宽为0.2mm，! }: @0 M1 F3 E: T! G% J
线距在0.15mm左右，做测试时133MH超了4个dB,666MHz超了1个dB，其他频点都很好

DDR1.jpg (83.53 KB, 下载次数: 12)

这是供电部分的电路

这是供电部分的电路
作者: zhangwei    时间: 2010-5-25 10:18
楼主这板画的还挺漂亮的耶!) N% @  V8 H1 m2 V- _% I
个人看法仅供参考:
, d4 V# b1 w' D& ~4 V1、你的时钟是单端的还是差分的呀,信号波形如何.你的2.5V电源需要加粗,DDR芯片引脚加强滤波.
5 s8 U; D) |$ F- X6 u8 X+ s2、你的DDR地层是不是走了线了,你可以用0欧姆把DDR下面断了的地连接起.- m/ Y, r1 ]$ _" C
3、你们有没的频谱分析仪器,你可以用电场探头和线圈找找源头.是信号线还是时钟引起的,是DDR这块还是CPU引起的.
作者: keysheha    时间: 2010-5-26 11:33
在这里的电容主要是做电源去耦的- Q  F0 G: B" X4 R0 \
从电源完整性的角度去看是要通过计算和仿真来得到结果，对于相对简单的应用（你们的板都布成2层了....）参考DDR设计建议里面的电容值进行原理图设计就可以了。电容要尽量靠近IC管脚摆放，小电容受到其去耦半径的制约要最近摆放，然后是大电容，电解电容一般具有较大的容量即ESR、ESL可以不用离很近。连接小电容到IC管脚的布线要尽量的短和粗～。简单的讲，小电容针对高频，大电容针对低频。
) E  f9 W# l+ E  o0 i8 v对于你的板子，我觉得可以7 k+ ]2 b; ?  C' z+ }. Y
1 适当加宽电源走线的宽度（空间还是有的），如果对IC送电网络的布线很长的话建议每800～1000mil就对电源网络加小电容对地（4.7nf经验值），过长的电源走线是很好的辐射天线。
$ n2 t$ _) Z. I2 注意下时钟线的布线，把它和其他信号线的间隔加大些能减少串扰，时钟信号千万不能跨分割布线1 ?) @7 W! O! K5 \# B
3 图不完整，注意检查下数据线是也出现下方地平面不完整的情况
: j/ d( X7 H- L, Z" ^, k1 z4 有一点我看不太明白，你们地址线上串的电容应该是靠近源端的，咋会和DDR离这么近，一般的33R（or22R）是针对 50ohm特征阻抗网络布线的匹配电阻，很显然你们这个双层板的阻抗要大的多，适当调整排阻位置并试试加大阻值，低成本板一般都不做阻抗控制的，有些端接就要靠试验了，这点对波形肯定有帮助，但对EMI影响估计不明显" x, Q' N# w# q0 l0 \0 a* D
5 你这4dB是CLASS A？估计有点难度 板子要好好优化 --高速线号换层 电源和地网络--
作者: honejing    时间: 2010-5-26 12:09
1. 100nF 是一般值，可以調變，但是要仿真輔助。* T: J5 u. S* w3 n$ ~. y1 G$ a' S, z
2. 如圖下方的幾個去耦電容接的像是浮地，有灌孔到下面的參考層嗎？若無，則要補灌孔。
, i1 C2 R' n, V! }+ S2 r! o3. 兩層板而言，依你的線寬，特性阻抗可能都有一百多歐姆，時鐘線的串聯端接電阻可以適度加大到100歐姆左右。
作者: shqlcdd    时间: 2010-5-26 22:37
本帖最后由 shqlcdd 于 2010-5-26 22:41 编辑 0 b8 r0 e& m& X, p6 E
8 o% e: l3 c; L$ S" Y5 u, S
回复 6# keysheha
5 z0 e+ k; |; w% k; w+ U0 \4 b1 X
& K+ `$ x7 {8 j) N0 j( K& |
    首先谢谢你的帮助。其实这个板子不是我的，是我师兄的。我是新来的员工，' \$ B' a, Y$ V' D' w6 D
所以做EMI这些跑腿的活都是由我来做。不过做EMI实验收获还是挺大的。
2 m2 |/ s- J' t# ~, Q, p1，我看了数据线下面地平面确实有被割开。0 q6 i: P6 s1 o8 a5 m
2. 用软件计算了一下，信号线的特性阻抗差不多到140ohm了,应该会影响信号波形。你说端$ W+ c1 r6 }+ d. {% n& i
    接电阻要尽量靠近源端，我看了靠近源端那边确实放不下了。（不过你说的经验确实很宝贵）+ T- r9 X# ?1 B/ s
3. 想问一下，好多地方说加宽电源走线的宽度，但我感觉走线只要能够达到电流容量了，为. c) T7 [* f# l3 W+ P! n
     什么还要加宽啊。
作者: shqlcdd    时间: 2010-5-26 22:53
回复 7# honejing 0 i/ ~4 P) F7 {( M! q2 O. R

( F1 q! E9 v! R2 r4 k2 K7 P* B& M9 l! J7 L
    谢谢你的建议。这个板子DDR下面电容有过孔到地，只是只打了3个过孔，8 k, Y5 d6 s8 s
可能少了点。用软件计算了一下，信号线的特性阻抗差不多到140ohm了，! i2 h) Q+ i8 Z5 _1 s4 i  [1 E
我试试用100ohm的端接电阻试试。另外我试了一下减小时钟差分电阻好像
/ d& J5 p' K8 d" O: P* k也有效果的。
作者: keysheha    时间: 2010-5-27 15:33
回复 8# shqlcdd
3 ^) p7 h; k0 s; U2 e# J) P4 D. ?6 _# ~) w! ]3 A6 W5 p
2 j* z- V8 c# x6 ]' j( Y; Z
"3. 想问一下，好多地方说加宽电源走线的宽度，但我感觉走线只要能够达到电流容量了，为什么还要加宽啊。") j, O. N3 o& a2 \7 H
较宽的电源走线具有较低的等效电感，这样对于数字IC有较低的高频阻抗，提高电源完整性。
: Q2 J8 d% f' NIC在低频情况下电流阻抗很小，但在高频下受到趋肤效应，以及高频本身特性就会导致阻抗过高。
+ P+ a2 X5 W2 I, E# T8 t& t
/ r' X( d7 [- U% C& W一旦IC内部电路有瞬态电流要求时，高阻抗不能很好满足其电源平稳特性，可能会带来功能甚至是性能的问题1 K6 b5 Z* x1 W+ j2 a* Q$ O  p
所以对于高速电路的电源线路，都要加宽些。
作者: yangzengxiong    时间: 2010-7-4 23:48
学习了！
作者: anne_qian34    时间: 2010-11-15 16:14
学习了～～
作者: cjj123    时间: 2010-12-17 15:24
学习了～～
作者: Terry103    时间: 2010-12-19 15:13
高手好多啊   学习了
作者: tfj20032570    时间: 2010-12-20 17:49
下载来看看，谢谢楼主 0 |7 t. D% s. C6 a
作者: wangjunchao401    时间: 2011-1-19 19:56
对于电源线加粗不仅仅是从电流的角度出发的，还要考虑寄生参数的影响，在高速最怕的就是寄生电感，你的电源线如果不够粗的话，那么它的寄生电感将会很大，如果在某一时刻，你的总线全部处于驱动状态，那么就会瞬间有一个非常大的剑锋电流，这样，即使很小的寄生电感，也会带来很大的电压差，当然会有更大的辐射。
作者: xiang    时间: 2011-8-17 10:25
学习了
3 D$ j6 W4 `9 }! l
作者: cccccc32    时间: 2011-8-18 10:14
学习了！！！
作者: lililu    时间: 2013-4-18 10:11
学习了
作者: kaka198510    时间: 2013-5-15 13:33
看的不是很明白
作者: Colin_SI/PI    时间: 2015-1-20 10:00
我这里从SI/PI的角度分析下这个问题：( B: g; L/ z& n4 B$ t/ K
133MHz刚好是时钟信号的频率，产生EMI的根源很可能是时钟信号，也可能是数据信号和地址信号
- ?* B9 ?; U  s% e4 s因为数据信号的频率是266MHz，地址是133MHz；/ o7 v; y! Z5 r' |; Z) ~
产生原因可能有：7 G6 p; c3 ]3 {; h' j- R6 x
2 @7 {5 c* y/ n3 z1 _
1.CPU的驱动能力过强，负载较轻导致信号过冲过大，高频分量增加，导致EMI；如很多芯片有不同驱动强度，这个$ ~, J$ K" j5 F4 w/ N
和负载大小，走线长度相关；4 J# X" {8 j' f7 B; E1 n

" Q2 _1 p8 v; \8 kdq_full             Full-Strength IO Driver% q$ O% P! l* R* Q2 B
dq_half             54% Reduced Drive Strength IO Driver
8 P- u% A0 }' |. Y1 K$ D1 u+ N) }& j& C6 f$ O3 j
2.整个链路的阻抗不匹配，如CPU的输出阻抗，PCB走线阻抗，DDR的输入阻抗，不一致，导致反射大，导致EMI；DDR的数据线上需要串接电阻进行端接；地址和时钟信号# w8 K% V2 {/ C; p( i
如果存在多负载也需要端接；
5 a! T+ F6 D$ i% P+ O, v( X8 i. A) r; j3 D4 Y1 j8 a
3.DDR的电源完整性，如去耦不足，电源噪声大，影响信号质量；
3 Q: t2 p2 U- ^4 l) I. N( `) D% ^8 n2 i, z9 B5 v6 ?3 C5 ?
4.SSN，DDR的信号I/O同时翻转导致，信号之间的串扰也会导致EMI；
' T* p) ~* _, [) T2 H7 F" C% Q* b- O
解决以上问题最好方法是通过仿真和测试配合调试。
作者: 奋斗者    时间: 2015-1-25 23:22
专业分析，受益匪浅



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