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标题:
求教：关于串联终端匹配和并联终端匹配
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作者:
luckpig
时间:
2010-3-21 01:25
标题:
求教：关于串联终端匹配和并联终端匹配
求教高手讲解：串联终端匹配和并联终端匹配是怎么会是，并且应用的场合？
作者:
lwenming
时间:
2010-3-22 14:04
它们的主要目的都是为了减少反射。
( H) }: k2 [: w6 E1 D7 m
串行端接是通过在尽量靠近源端的位置串行插入一个电阻RS（典型10Ω到75Ω）到传输线中来实现的。串
, N, m) z3 S9 r. Y6 q
行端接是为了匹配信号源的阻抗，所插入的串行电阻阻值加上驱动源的输出阻抗应大于等于传输线阻抗（轻微过阻尼）。
( z: R! \5 @6 E
并行端接主要是在尽量靠近负载端的位置加上拉和/或下拉阻抗以实现终端的阻抗匹配，根据不同的应用环境，并行端接又可分为以下几种类型：
8 O* j, ]" v2 }: O
1简单的并行端接
/ U W0 [0 O- |0 Z5 R3 O
2戴维宁（Thevenin）并行端接
1 Z& y) K5 J% s: B
3 主动并行端接
7 O8 T" ^. @; q4 e/ Y* h: Y
4并行AC端接
' f( w' e# H6 E R' c, t. F9 m
5 二极管并行端接（肖特基二极管端接）
9 g, n* a8 v7 |$ a' ]( Z& t9 {
一般来说
5 q+ c3 ] T! G- p% l2 a" w
对于一个CMOS工艺的驱动源，其输出阻抗值较稳定且接近传输线的阻抗值，因此对于CMOS器件使用串行
3 d5 j5 Z$ D/ g2 F" U
端接技术就会获得较好的效果。
! y; {/ I R$ Z) o- R8 W1 w' {
TTL工艺的驱动源在输出逻辑高电平和低电平时其输出阻抗有所不同，这时，使用并行戴维宁端接方案则是一种较好的策略。
. l& X2 T% ?) E6 E7 E* U
ECL器件一般都具有很低的输出阻抗，因此，在ECL电路的接收端使用一下拉端接电阻（下拉电平需要根
$ ?- h" R" {) z3 C7 {7 M' X
据实际情况选取）来吸收能量则是ECL电路的通用端接技术。
作者:
playdad
时间:
2010-3-25 15:39
本帖最后由 playdad 于 2010-3-25 15:41 编辑
2 I* ?8 r2 q" |$ E
/ D: Y1 h2 R2 {. E* v: H: v6 R1 D
1.串联匹配时驱动电流较并联匹配小，因此EMI效果好；2.串联匹配时线路RC常数大，因此会增大边沿时间。在有多个receiver时，并联匹配使用多一些，比如电脑主板的ddr匹配。
作者:
diygma
时间:
2010-3-29 14:41
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