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标题: 10Gbps网络背板设计关键 [打印本页]

作者: stupid 时间: 2010-3-17 10:08
标题: 10Gbps网络背板设计关键
工程师们必须采取适当的技术与设计技巧，使其在数据速率接近10Gbps时，仍能达到可接受的误码率。而OEM厂商同时也面对该为现有的背板上采用何种强化技术，本文将有进一步的说明。
随着对带宽需求持续成长，大量投资在交叉式升级(forklift upgrade)上并非最好的解决方法，IT经理们必需在现有设备上挖掘出更好的效能与更长的产品寿命。这让系统设计人员别无选择，只能寻找新方法来利用已经投资在背板(backplane)技术上的每一分钱。
表面上看起来，最简单的解决方法似乎是藉由减少每次数据带宽需求增加的单位间隔时间来延长现有铜背板的寿命。但不幸的是，更高速率的系统所衍生出的损耗、反射、串扰与偏斜等问题，将为试图提升其上一代系统性能的OEM厂商们带来更多不同于以往的重大挑战。
为解决当前的背板困境，我们必须先解决信号完整性问题，信号完整性问题会在数据速率达3Gbps到10Gbps的范围内造成像表层效应、电介值损耗、反射、串扰、符号间干扰(Inter-Symbol Interference简称ISI)，以及内部对偏斜(intra-pair skew)等严重问题(参考附件)。将现有的I/O速度提高两级，或是利用通用的铜缆线均衡器，都无法有效解决上述问题，因为这些技术主要是针对克服低速背板上常见的讯息信道损耗所设计的。
现今的工程师们必须采取一些适当的技术与设计技巧，使其在数据速率接近10Gbps时，仍能达到可接受的误码率(Bit Error Rates, BER)。其中，最有效的应该是称为脉冲振幅调变(Pulse Amplitude Modulation, PAM)的多准位信号技术，以及我们熟知的判断反馈均衡器(Decision Feedback Equalization，DFE)自适应均衡技术。
OEM厂商所面对的另一个问题，是要确定该在为其现有的背板上采用何种强化技术。是要制作一种客制化的ASIC(特殊应用集成电路)，或是用现成的ASSP(特殊应用标准产品)就能满足设计呢?答案将取决于相关的经济规模以及系统的特性和规格。

讯息信道损害(Channel Impairments)

背板是由许多不同组件组成的复杂环境，目前已经对超过5Gbps以上的信号速率产生了重大挑战。如图1所示，其信号路径包含了超过11种的不同组件，每一颗组件均各自拥有其阻抗变化。此外，在信号路径中还有超过10个的过孔，每一个过孔都同时具有贯穿(through)与残段(stub)成份，这导致了额外的电位阻抗不连续性与谐振极点。其结果是此环境中的讯息信道传输函数的变化会非常显著。当奈奎斯特(Nyquist)频率低于2GHz时，尽管讯息信道存在着一些差异，但过孔与阻抗不连续性(反射)的现象却不是很明显。在2GHz以上时，根据信号层(以及过孔的贯穿/残段比率)、走线长度，以及电介值材料的不同，各讯息信道将呈现出很大的差异。要在这种讯息信道特性变化极大的环境中实现高速数据速率，对高速串行连接而言是非常大的挑战。

图1：一个标准的背板系统

其中的每一个主动与背动组件都提出了不同的信号挑战。此外，还必须考虑到制造时的变化。
在高频背板中，两种更具破坏性的讯息信道损害是符号间干扰(ISI)与反射。它们都各自有其来源及效应，然而，自适应均衡技术的创新应用将同时克服这两种不良效应。

符号间干扰(Inter-symbol interference)

讯息信道的其中一种显著效应就是会在邻近符号间引发ISI的单位元响应‘扩展’ 。当在频域中考虑ISI时，背板讯息信道的表现就像一个低通滤波器，此处的高频组件会呈现衰减，而低频信号则不受影响。(见图2)

图2

(a) – 背板S21曲线;其表现就像一个低通滤波器。
(b) – 反向频率均衡器S21曲线;其表现就像一个高通滤波器;
(c) – 整合的S21曲线;转换函数拥有平坦性及理想的频率范围。
透过分析讯息信道的单位元响应，我们可以在时域中观察ISI。图3展示了在简单的101数据模式中从有损号的讯息信道至接收器的传输所出现的ISI破坏性效应。错误的结果是由来自蓝波形的‘前体(pre-cursor)’ISI，加上来算绿波形的‘后体(post-cursor)’ISI所归纳出的，其总和会产生一个明显高于0/1电压阀值的‘0’位电压。

图3

在输入到讯息信道(黑色)，以及输出到讯息信道(红色)时，一个无均衡的简单101数据模式。
其输出情况是分别会输出到两个分离的单位元响应(绿色、蓝色)，显示出ISI是如何感应到错误的发生。
消除I SI的最常用方法是反向频率均衡(FFE )。在背板链接环境中，主要的挑战是如何在极高性能与极低的面积和功率开销条件下进行有效的均衡。传送均衡(通常称为预强调(pre-emphasis)或解强调(de-emphasis))是一种简单的方法，通常能有效地消除由发散所引起的ISI。在传送均衡中，低频会对应奈奎斯特频率信号逐步衰减，因此能让整个系统的响应变得平坦，并消除ISI(见图2与图4)。
在此必须注意，在均衡情况中，输出摆动并没有增加，为了获得公平的比较，系统会维持其恒定的峰值功率约束。尽管单位元的高度较低，但透过传送均衡来消除ISI仍能有效地提升讯息噪音比(SNR)。

图4

无均衡的单位元响应以及一个带有5接头均衡传送器展示了透过传送均衡减少ISI。每一点都代表符号样品。

反射

事实上，要强化所有的高速背板性能，都必须先克服确实存在的反射增加情况。由阻抗失配所引发的反射出现的原因很多。为了解反射出现的原因，我们必须彻底分析背板上的所有组成部份。如图1所示，被贴装在封装中的芯片必须焊接在插入背板的线路卡上。讯息信道是从一个裸晶到另一个裸晶的完整路径。信号必须通过大量的走线才能从源头抵达终点。由表层效应与电介值损耗所产生的线路衰减将分布在很长的水平走在线。
然而，最麻烦的问题还不是由长水平走线所引起，而是来自于连接系统中所有组件的短垂直走线所产生。这些垂直走线，即我们熟知的过孔，会从芯片的封装连接到线路卡，并从线路卡连接到连接器与背板。过孔必须遵循由PCB与连接器产业所设定的严格尺寸与间隔要求，这些要求会造成约束，有时会直接与良好的电气效能产生冲突。连接器本身经常会出现内部阻抗不连续，另外，在与实际系统中的线路卡及背板整合时，也会出现阻抗不连续的情况。时域反射(TDR)分析可展示这些阻抗不连续。(见图5)

图5

反射减少，信号振幅达到接收器要求的水平，并在讯息信道传输函数中引发谐振磁倾。反射强度与阻抗失配成正比。

判断反馈均衡器(DFE)

判断反馈接收均衡(DFE)在处理损耗与发散ISI时非常有效，该方法同时能有效地帮助减少与配置相关的反射。该技术同时运用了传送及接收均衡器，以让有范围限制的DFE拥有足够的范围 (见图6，参考文献[1]亦有详细描述)。由于发散与背板的多种功能属性有很大关联，因此传送均衡器的灵活性无论在接头数量或是接头设定方面都相当令人满意。同样地，由于接收均衡器的主要作用是减少反射，因此接头分配及加权的灵活性对于处理不同高性能背板配置中变化的反射是非常重要的。

图6

(a) - 均衡结构整合Tx+Rx，以实现DFE；(b) – 均衡接头范围覆对讯息信道的单位元响应。
任何均衡架构的主要挑战之一，就是设定接头加权或均衡系数。在真实的讯息通到讯息信道变化的标准背板环境中，没有一组简单的系数设定能适用于所有讯息信道的工作。
透过使用自适应技术，我们可以同时为每一种均衡系数确定最佳方案。两种基本的自适应方法分别是‘设定并忘掉’，以及‘连续’。在‘设定并忘掉’方法中，自适应回路会在通电时执行，以建立均衡系数的设定，在自适应回路关断后，链路会以固定系数执行。
在‘连续’方法中，系数会在实时数据传输时连续地进行调整。温度与湿度变化是背板设计中必须进行连续自适应调整的最常见效应。它们会依序改变讯息信道传输函数。为了调和连续的自适应方法，工程师必须更关注均衡设计，以保证均衡系数的实时变化不会在count rollover期间产生输出故障。
最先进的背板技术在一个区域与功率效应方式中展现了实现自适应均衡的能力。Rambus公司的Raser X 10Gbps核心利用了内含‘强制归零(zero-forcing)’方法的连续自适应技术。Raser X核心同时提供了‘设定并忘掉’与‘连续’的自适应方法，两种方法均可由设计人员完全控制。另外，这种自适应方法的比率是可调整的，而且在系统的讯息信道特性变中，它能被调整为任何我们所预期的比率。

多准位信号

当在背板上执行更快速的频率时，一种处理损耗增加的方法是简单地使用电压来增加数据速率(即多准位信号)，而非以时间的方法。在传统的二进制信号中，在每一个符号时间内仅能传送或接收单一位。但采用像脉冲振幅调变(PAM)这类的多准位信号方法，则能在每一段符号时间内传送多个位，如此一来，符号在较低的奈奎斯特频率上执行时，也能达到相同的数据速率。一种被称为 4-PAM的技术即是采用了4个级来对每个符号的2个位进行编码，如图7所示。

(a) – 实时二进制信号发送；(b) – 以电压和多准位信号方法发送信号(4-PAM)，XY刻度均是相同的。
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　　图7：发出两个位信号的两种方法

作者: stupid 时间: 2010-3-17 10:13
原文

A signal conditioner for high-speed serial links

By Lee Wong, Rambus

The incessant demand for faster high speed serial link interconnects has given rise to a plethora of serial link technologies, many of which promise to increase the speed to 12.5Gbps. To achieve the lowest bit error rate margin for a particular channel environment requires careful consideration of a number of critical issues.

This article will discuss the different issues associated with legacy and next-generation backplanes. For instance, manufacturing variations and environmental conditions have a significant impact on the performance of high-speed backplane systems.
System designers must consider these variations and ensure that the systems perform with acceptable bit-error rates under the specified conditions.

The criteria upon which the selection of an appropriate signaling scheme should be made are discussed. In addition, cutting edge serial link technologies, collectively known as Advanced Backplane (ABP), will be discussed. Among the technologies encompassed in ABP are Smart Decision Feedback Equalizer (SmartDFE) and Automatic Adaptation.
Predictions of continued economic recovery and expansion of various data networks drive a resurgence of new design activity at networking equipment vendors.
The result is bandwidth increase that demands dramatic improvements in serial link performance. Developing capable high-performance serial link solutions that comprehensively satisfy the stringent backplane requirements for these platforms poses substantial challenges.
System designers must overcome a host of manufacturing variations, temperature and humidity variations, all of which have significant impact on the performance of high-speed backplane systems. System designers must consider these variations and ensure that the systems perform with acceptable bit-error rates (BERs) under the specified conditions.
The backplane channel is typically composed of ten independent components: the die, package, and module of the line and switch cards, the two backplane connectors, the backplane module and the AC-coupling capacitor, as identified in Figure 1, below.

High speed serial link problems
Serial links can have various trace lengths and via stub-lengths on the line, switch and backplane PCB modules and chip packages. The links also go through numerous connector pair combinations which result in various impedance and crosstalk profiles.
Typically, the serializer-deserializer (SerDes) circuits used in high-speed serial links are designed to minimize the impact of channel impairments. At higher data rate, variations in manufacturing process, humidity and temperature must also be taken into account.
Two of the more destructive channel impairments encountered in high-speed backplanes are inter-symbol interference (ISI) and reflections. Effectively minimizing the effect of these impairments is the predominant challenge of the system designer, designer, especially as speeds attain and exceed 10 Gbps.
One of the significant effects of channel dispersion is the 'spreading' of adjacent symbols which causes successive bits to overlap, resulting in bit error. To understand ISI, consider the backplane transfer function in frequency domain. In the frequency domain, the backplane channel behaves like a low-pass filter, attenuating high-frequency components while leaving the low-frequency largely unaffected (Figure 2, below).

The most common approach to cancel ISI is to introduce Inverse Frequency Equalization (IFE), which behaves like a high-pass filter. This form of transmit equalization (pre-emphasis and de-emphasis) is a straight forward and effective way to minimize the effect of ISI. In pre-emphasis, high-frequency components are amplified and de-emphasis attenuates the low-frequency components relative to the signaling Nyquist frequency, thus flattening the overall system response and removing ISI.
In the time domain, single-bit response of the channel demonstrates the destructive effect of ISI. Figure 3 below illustrates a simple 1-0-1 pattern transmitted down a lossy channel to a receiver. The resulting error induced by 'pre-cursor' ISI (the blue waveform) added with 'post-cursor' ISI (the green waveform), produces a voltage for the '0' bit significantly above the 0/1 voltage threshold.

Reflections due to impedance mismatches occur at a number of different points in the channel. As previously shown in Figure 1, the channel is the complete path from one die to the other die through packages soldered to line cards that plug into the backplane.
The signal has to traverse a number of traces to get from source to destination, each represented by potentially different impedance characteristics.

Impedance discontinuities
The short vertical traces, or vias, that connect the components of the system are another source of reflections. These vias connect the package to the line card, and from the line card into the connector and the backplane.
The connectors themselves frequently have internal impedance discontinuities, or can have discontinuities when combined with line-card and backplane vias in a real system. Time domain reflection (TDR) analysis illustrates such impedance discontinuities (Figure 4, below).

The most effective way to minimize the effect of reflections in the channel is through careful design, manufacture and integration of the various passive components in the channel. However, another form of equalization called Decision Feedback Equalization (DFE) can deal effectively with loss and dispersion ISI while minimizing configuration-dependent reflections as well. This technique uses both transmit and receive equalizers to boost or attenuate each bit, based on prior knowledge of the channel characteristics.
One of the key advantages of this equalization approach is that it can compensate for late-term reflections. Perhaps the most important advantage of DFE, however, is that it can be programmed to continuously adapt to changes in the channel brought about by environmental fluctuations.
Since dispersion varies as a function of many properties in backplanes, flexibility in the transmit equalizer in tap settings is highly desirable. Similarly, as the receive equalizer is predominantly used for minimizing reflections, flexibility in tap assignments and weights is critical for dealing with the varying reflections present in different high-performance backplane configurations.
In a typical backplane environment with substantial channel-to-channel variations, there is no simple set of coefficients that will work for all channels. By using adaptation, one can simultaneously determine the optimum solution for each of the equalization coefficients.
In the classical manual solutions, coefficients are determined by exhaustively predefining the various links SerDes will run over. In a typical 14-line card chassis, there are many line cards, switch cards, control cards, and chassis revision combinations.
Manual tuning of the equalization coefficients could consume many man-months of design and test engineering resources. In the 'continuous' (or adaptive) equalization method, coefficients continuously and automatically adapt during live data transmission.
Thermal and humidity variations are the two most common effects requiring continuous adaptation in the backplane. They in turn cause changes in the channel transfer function. Humidity variations combined with temperature variations of 60° C or more can cause variations of up to 10dB in channel performance at 3GHz.
Lacking the ability to continuously adapt the equalization to compensate for these variations, the manual method will likely fail to achieve and maintain acceptable BER.

Traditional equalization constraints
Traditional equalization is peak-constrained. As shown in Figure 2(b) earlier, the 'gain' in equalizer is actually attenuation of as much as -10dB at low frequencies. In channels made of traditional dielectric materials, a.k.a. FR-4, received signal is severely attenuated to begin with. Applying traditional equalization, which attenuate low frequencies further, is at times impractical.
Against this problem, recently introduced is a new approach known as Smart Decision Feedback Equalizer (SmartDFE). Instead of changing the signal, this new DFE approach is designed to anticipate the affects of ISI and attenuation and intelligently subtract the negative impact.
To effectively compensate the pre-cursor ISI induced by the previously received bit, one must remove the effect of the previously received bit before the subsequent bit arrives. This is very hard to accomplish in high speed links, because bits arrive so quickly that the latency of the receiver circuits can be much longer than the bits themselves when designing within reasonable power constraints. In order to get around this limitation, we developed a SmartDFE receiver with loop unrolling (Figure 5, below).

In the SmartDFE receiver, two samples are made simultaneously, and the correct bit is selected based on the previous bit decision. In other words, the SmartDFE receiver uses a form of speculative sampling and decision making that allows sampling of the next bit before the previous bit is resolved.
In addition to the standard data slicers and edge samplers to facilitate 2x over-sampled clock and data recovery, the receiver has one extra sampler used for monitoring the link performance. This adaptive sampler has variable timing and voltage references and in addition to monitoring performance during link operation it also provides the information necessary for the adaptive equalization and link configuration algorithms.
To achieve first-tap DFE without excessive power consumption one tap of immediate feedback equalization in the receiver was added using loop unrolling to avoid the bottleneck in the latency of the feedback loop. Since we cannot run the feedback loop fast enough, we unroll it once and make two decisions each cycle.
One comparator decides the input as if the previous output was a 1, and the other comparator decides the input as if the previous bit was a 0. Once we know the previous bit, we select the correct comparator output, as shown in Figure 5, above.
Using two samplers
Instead of just one data sampler for signaling, the receiver now has two samplers that are offset by ± , anticipating the impact of the trailing (post-cursor) ISI tap , from a previously sent symbol of value of ±1. By using two receivers, one conditioned to assume an error of + and the other " , when we determine the actual value of the previous bit we can select the output of the correct receiver. This concept is very similar to that of carry-select adders.
To demonstrate how this works, consider the bit series of 0-1-1-0 as depicted in Figure 6, below. The first bit (1) arrives, including its post-cursor error, causing a + error shift on the next bit (0). By simultaneously sampling at two separate points in the voltage domain, one at + and the other at - , and having determined that the initial bit was a (1), the output of the + receiver is selected for the second bit.

Similarly, post-cursor spreading of the second bit causes a - error shift on the third bit which, when the value of the second bit has been determined, results in the selection of the - receiver for the third bit. The use of two samplers with ± offsets makes this technique possible.
There are numerous benefits to employing an adaptive receive equalizer in conjunction with this approach. The frequency response of different channels in the same backplane can vary greatly for many reasons: variations in board and device manufacturing, different loss slopes due to different lengths, notches due to discontinuities that the signal encounters in the connectors and vias as wires change routing layers, to name a few.
To ensure that a given link architecture will work well on every channel in the backplane, you must be prepared to custom fit the equalization to each. However, a large number of links in a backplane puts a huge overhead on centralized link control. From this perspective, a more desirable solution is to design a self-contained link that can adapt itself to the channel.
Moreover, each channel varies slowly over time due to changes in temperature and humidity, with channel loss fluctuating as much as 10dB at 3GHz. These significant changes require the equalizer to be re-adjusted, rather than merely setting and forgetting it upon initial installation. Thus, an adaptive equalization methodology ensures optimal performance for every channel at all times and in all conditions.

Another benefit " one that translates to reduced implementation costs " is the inherent advantage of this approach over the exclusive use of linear transmit equalization. Receiver feedback equalization merely subtracts the error from the input with no signal attenuation. Conversely, since the output swing of the transmitter is limited by a peak power constraint, a transmit equalizer must attenuate the low frequency components of the signal to create a flat response for the channel.
Thus, using this methodology in conjunction with transmit equalization results in as much as a 40 percent higher voltage margin than a fully transmit-equalized signal (Figure 7, above).
In short, this can enable the system designer to employ less expensive dielectric materials in the PCB and still maintain sufficient voltage margin to ensure optimal performance.

Leo Wong runs networking and storage product planning and market development at Rambus.
<>References:
[1] V. Stojanovic et al., "Adaptive Equalization and Data Recovery in a Dual-Mode PAM2/4 Serial Link Transceiver"
To read a PDF version of this article, go to A signal conditioner for high-speed serial links, at.

作者: stupid 时间: 2010-3-17 12:00
本帖最后由 stupid 于 2010-5-19 09:17 编辑

当背板速率达到3至10Gbps范围时将引起一系列严重的信号完整性问题。本文分析了应对这些挑战的两种最有效增强性技术：脉冲幅度调制(PAM)多级信令技术以及判定反馈均衡(DFE)自适应均衡技术，并针对是设计ASIC还是购买ASSP来实现给出了建议。

随着对带宽需求的继续增长，IT经理们并没有进行水涨船高式的投资，而是希望从现有设备中挖掘更高的性能及更长的产品生命周期。这使得系统设计师们没有别的选择，只能寻找创新性的途径来逐步偿还对现有背板技术上的每一点投资。一种表面上看起来简单的解决方案是：每当数据带宽需求增加时通过减少单元间隔时间来延长铜背板的生命周期。但不幸的是，更高速率下所导致的损耗增加、反射、串扰及偏斜等，将给那些试图提升其上一代系统性能的OEM厂商带来极大挑战。要走出今天的背板困境，人们首先必须解决信号完整性问题，当数据速率处于3至10Gbps范围内时将它引起下列严重问题：趋肤效应、介电损耗、反射、串扰、符号间干扰(ISI)以及对内偏斜(intra-pair skew)。提高原有两级I/O的速度或者利用普通铜线均衡器等都不能有效地解决这些问题，因为这些技术是用来克服低速背板上常见的信道减损本性及程度。今天的工程师们必须采用一些使其能在数据速率接近10Gbps时仍能达到可接受误码率(BER)的适当技术。其中最有效的技术是“PAM”多级信令技术，以及“DFE”自适应均衡技术。

OEM厂商所面临的另一个问题是确定在其原有背板上部署这些增强性技术的最佳方法。创建一种定制ASIC最好还是利用现成的ASSP就行？答案取决于相关经济规模以及系统的特性与规格。

信道损害 背板是一个由众多器件所组成的复杂环境，并且对5Gbps以上速率的信令提出了严峻挑战。如图1所示，信号通道包含超过11种不同的元器件，每一种器件都拥有其自身的阻抗变化特性。此外，在信号通道中还有多达10个过孔，且每一个过孔都具有一个贯通(through)和堵塞(stub)部分，因此将导致额外的潜在阻抗不连续性及相应的谐振极点。结果是，此环境中的信道传输函数变化极大。当奈奎斯特频率低于2GHz时，虽然信道存在一些差异，但过孔及阻抗不连续(反射)效应却并不明显。当超过2GHz时，各信道根据信令层(以及过孔的贯通/堵塞比)、走线长度及介电材料的不同而有很大差异。在这种信道特性变化很大的环境中达到高数据速率就对高速串行链接提出了极大的挑战。

高频背板中遇到的两种更具破坏性的信道损害是ISI及反射，每一种都有其各自的来源及效应，但自适应均衡技术的创新应用可同时克服这两种不良效应。

ISI挑战 信道发散的一个显著效应就是可在相邻符号间引起ISI的单比特响应“扩展”。当在频域中考虑ISI时，背板信道就像一个低通滤波器(见图2)。通过分析信道的单比特响应，设计师们也能在时域中观察ISI。图3显示在一条至接收器的有损耗信道中传输的简单101数据模式的破坏性结果。错误结果由来自蓝波形的“前指针”ISI加上来自绿波形的“后指针”ISI得出，其总和产生一个明显高于0/1电压门限的“0”位电压。消除ISI最常用的方法是反向频率均衡。在背板链环境中，所遇到的挑战是以极高性能且面积及功率开销极低情况下进行有效的均衡。发送均衡(通常称为“预加强”或“去加强”)是一种消除由发散所引起的ISI的简单而有效的方法。在发送均衡中，低频分量相对于信令奈奎斯特频率被衰减，这样就能使整个系统响应变得平坦并消除ISI(见图4)。

注意在图4中，均衡的情况中输出摆动没有增加，系统保持一致的峰值功率约束以便进行公平的比较。尽管单比特高度更低，通过发送均衡来消除ISI仍可有效地提高信噪比(SNR)。

反射分析 实际上所有高速背板性能增强都必须克服反射的切实增加。由阻抗失配所引起的反射出现的原因很多。因此要了解反射产生的原因，人们必须全面分析背板上的各个部分。如图1所述，安装在封装中的芯片与插入背板中的线卡焊接。信号通道是从一个裸片至另一裸片的整个路径。信号必须穿越众多走线才能从源头抵达目的地。由趋肤效应及介电损耗所产生的线衰减将沿着很长的水平走线分布。但最棘手的问题还不是由长水平走线所引起，而是由连接系统各单元的短垂直走线所产生。这些垂直迹线(即过孔)连接封装与线卡，以及从线卡连向连接器及背板。

过孔具有PCB及连接器指标所限定的严格尺寸与间隔要求，这些要求有时直接与良好的电气性能要求发生冲突。连接器本身即常常出现内部阻抗不连续，或当与实际系统中的线卡及背板过孔结合时出现阻抗不连续。时域反射(TDR)分析可展示这些阻抗不连续(如图5)。

DFE是解决方案 判定反馈均衡在处理损耗及发散ISI时相当有效，它也有助于减少与配置相关的反射。此项技术同时运用发送及接收均衡器来使范围受限的DFE拥有足够的范围，参见图6。由于发散与背板的多种属性的功能有关，因此发送均衡器的灵活性，无论是在抽头数量还是在抽头设置方面，都非常理想。同样，由于接收均衡器主要用于减少反射，因此抽头分配及加权的灵活性对于处理不同高性能背板配置中变化的反射非常关键。任何均衡架构中的挑战之一就是设置抽头加权或均衡系数。在出现信道至信道变化的典型背板环境中，没有一组简单的系数设置可适应于所有信道。利用自适应，人们可同时为每一种均衡系数确定最佳的方案。

两种基本的自适应方法为“设置并忘掉”以及“连续”方法。在“设置并忘掉”法中，自适应环路在加电时运行以建立均衡系数设置，此后自适应环路关断，而链路则以固定系数运行。在“连续”方法中，系数在实时数据传输时连续并自动地进行调整。温度及湿度变化是背板中两种需要进行连续自适应的最常见效应，它们随后会引起传输函数改变。已有迹象表明，在摄氏60度或更高温度上的湿度变化，会引起6GHz频率上的信道性能产生10dB的变化。传输函数的动态特性在以前常被忽略，今后需要进行更多的研究。由于信道自身不断变化，因此器件必须此采用某种连续及自适应均衡来进行补偿。可编程或“设置并忘掉”方法将能在整个变化范围内达到并维持可接受的BER。

多级信令 当在背板上运行更高频率时，另一种处理损耗增加的方法是简单地用电压(而不是用时间)来提高数据速率(即多级信令)。在传统二进制信令中，每一符号时间内只发送及接收一个数据位。而利用像PAM这样的多级信令方法，则在每一符号时间内可发送多个位，因此符号在较低的奈奎斯特频率上运行即可达到同样的数据速率。被称为4-PAM的技术即利用4个这样的层次来对每个符号的两位编码，如图7所示。

在2-PAM与4-PAM奈奎斯特基本频率间的损耗差大于10dB的任何系统，或许将从4-PAM信令中获益。这从相关眼图大小的简单一阶分析中即可清楚地看出这一点。两个示例背板信道的传输函数及其在6.4Gbps速率上的相应2-PAM 及4-PAM眼图示于图8中。有趣的是，这两个信道处于同一背板上并具有相同的走线长度及过孔总长度，所不同的是背板信令层，因此贯通过孔与堵塞过孔长度之比也随之不同。在图8左边顶部(蓝色S21)，1.6 GHz的4-PAM奈奎斯特频率与3.2GHz的2-PAM奈奎斯特频率之间的传输函数曲线并不陡峭。在此情形下，2-PAM眼图拥有出色的电压余量。在图8左边底部(红色S21)，信道特征在1.6GHz及3.2GHz奈奎斯特频率上的传输函数上显示出将近30dB的差异，而且正如所预料的，在此情形下，4-PAM眼图显示了出色的电压余量。

由于这两个信道在物理上几乎完全一样，但在电气上却如此不同，因此对于“哪一个更好——是2-PAM还是4-PAM？”这一问题没有确切的答案。结论是：应根据每个通道的特征来决定正确的选择。因此，工程师们必须进行仔细的最坏情况分析，这同他们采用灵活的均衡解决方案一样重要。

部署工具 系统设计师在重新“翻新”其背板以适应更高数据速率时有两种选择：购买现成的ASSP或设计一种新的ASIC。两个主要因素——经济及技术，决定了设计师扩展其背板性能的恰当部署工具。

如果目标系统以小批量供货，则ASSP通常是一种最具成本效益的选择。例如，在每年销售量小于500台的500Gbps核心路由器情况下，每片ASSP在适度批量下将占大约200美元的成本，每年总计需10万美元。另一方面，一种复杂ASIC的NRE成本可能会超过200万美元。但有几种情况(无论成本如何)不可能简单地实现ASSP。如一种必须集成128个信道的开关结构，人们不可能简单地在一块板上安装128个单通道分立串行器/解串行器(serdes)或36个四通道分立serdes，因为信号路由的PCB层数和复杂度将成为一个梦魇。在这种情况下，ASIC不失为一种明智的选择。 [Communication Systems Design]

作者：Leo Wong
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Rambus公司

作者: xin_yu 时间: 2010-3-17 13:09
谢谢LZ

作者: luoyuhua12 时间: 2010-3-27 20:20
谢谢LZ

作者: stupid 时间: 2010-4-2 08:59
几天没来，看到4个回复，激动了一把，结果就2个哥们，大家就没什么问题吗？

作者: chenshiqi906 时间: 2010-4-2 21:23
stupid版主,你辛苦了.多谢!
今年我才接触到信号完整性这块,有很多东西都不清楚,迷糊啊1,正在努力学习,...希望以后遇到实际问题还请stupid版主多多指导.

作者: stupid 时间: 2010-4-7 10:17
学生是学以致用，工程师则要用以致学。

作者: hzz137 时间: 2012-2-27 17:19
好东东！！！！！！

作者: qiangqssong 时间: 2012-2-27 17:49
谢谢楼主的分享！！

作者: eric.zhou 时间: 2012-2-29 09:09
thanks very much

作者: stupid 时间: 2013-3-14 22:13
今天翻来重读，仍然觉得这篇文章不过时，堪称经典。

作者: weman 时间: 2015-5-6 16:31
太专业了，看不明白

作者: weman 时间: 2015-5-6 16:34
请问大侠：我现在要设计两块单板对接，有几对差分线，走线速率10Gbps以上，
我该怎样走线，PCB材质符合什么要求？

作者: zengfanhua123 时间: 2015-5-6 21:07

stupid 发表于 2010-4-2 08:59
7 P# _( b \9 T几天没来，看到4个回复，激动了一把，结果就2个哥们，大家就没什么问题吗？

呵呵，主要版主学问太深，我等虾米还在SI的门外，，没法讨论啊，，虽然很多看不懂的地方，但还是收藏了慢慢研究，或许过段时间了再读会有不同的感悟

我倒是很想请教版主关于EQ的问题，，DFE和发送均衡，
是不是DFE可以根据环境的变化导致的比如cable 衰减变化而去自动调整均衡值，而发送均衡，是在已知固定的情况下，给出的符合当前条件的最佳均衡

那么：1.这两种均衡会同时存在一个solution中么，同时存在，谁占据主要作用
2.预加重和去加重可否帮忙讲解详细点，比如分别用在输入还是输出，作用于那个频段（高频还是低频），两者作用是相加，还是相反
3.DFE 是完全智能的么，可以自己识别整个系统么？我弄过copper的均衡，有通过HW(通过电阻调节均衡IC的EQ值）和SW(单片机写入IC 某个设定的均衡），但都是知道cable的大致S参数，然后慢慢微调出来的

版主还望不吝赐教啊

作者: 若华110 时间: 2015-5-7 09:12
关于文中的观点，我个人的一点点小小见解。
1.随着信号速率不断的提高，整个信号完整性的设计（既尽可能的减小损耗、反射、串扰与上升沿变缓等问题）不仅仅是信号链路的问题（此注重传输线设计和传输线环境的设计），还包括收发芯片的设计、数据链路中对信号的处理（如均衡加重）、以及数据的编解码调制解调方式。在这个共同努力下更高速无信号畸变的传输才成为可能。

2.消除ISI的方式一般是均衡处理。此处均衡是加重去加重等的一种模糊统称。包括在信号发射端和接收端。一般常采用多抽头的DFE和CTLE共同作用。其实这就是数据恢复（CDR）芯片的主要作用之一。一般通信协议会要求一定的BER下的其他参数。

3.关于编码常见有PAM QPSK，以提高传输的单位bit数据量。
4.关于传输环境这是我们考虑和研究最多的问题。即数据链路中任何环境变化的地方都会影响信号。常见的如信号引脚、过孔、连接器、传输线本身制造因素等。这里面涉及的东西就非常广泛。

关于背板的设计还有一个很重要的因素就是背板的功耗。背板将连接和处理的都是低幅度高频信号，这增加难度。这些难度增加背板设计的成本。

作者: stupid 时间: 2015-5-8 02:42

zengfanhua123 发表于 2015-5-6 21:07
8 h& W2 v, b5 I/ q; `5 |9 V. }呵呵，主要版主学问太深，我等虾米还在SI的门外，，没法讨论啊，，虽然很多看不懂的地方，但还是收藏了 ...

自适应均衡器，可以自动调节加重和均衡的参数，但DFE不是自适应均衡器，需要人工调节。

去加重和预加重在本质上都是为了盖上ISI，或者降低跳变位的相对衰减，但去加重虽然在接收端能获得张开的眼图，但代价是电压幅度的降低。所以芯片的加重，是有去有预，而PG则主要是以去为主啦。

本质上来说，最佳均衡器的调节范围要稍宽一点，以适应在不同温度下通道自身的变化，以及串扰和电磁干扰的影响。

作者: zengfanhua123 时间: 2015-5-8 09:14

若华110 发表于 2015-5-7 09:12; `. P5 R% x' |( C, a2 M
关于文中的观点，我个人的一点点小小见解。
( ~- }) r) i; t6 t. {4 B* l1.随着信号速率不断的提高，整个信号完整性的设计（既尽可能的 ...

厉害

作者: zengfanhua123 时间: 2015-5-8 09:28

stupid 发表于 2015-5-8 02:429 H Q7 V$ l% } g! A
自适应均衡器，可以自动调节加重和均衡的参数，但DFE不是自适应均衡器，需要人工调节。: g# j5 \! u" |' k
* M7 l- b/ p9 M5 z' m
去加重和预加 ...

谢谢Stupid版主解惑，

本质上来说，最佳均衡器的调节范围要稍宽一点，以适应在不同温度下通道自身的变化，以及串扰和电磁干扰的影响

--> 理论上高温下通道的attenuation会变大，这时均衡也会给大，在测试过程中一般DUT是放在室温下调节下，但在实际使用环境中，因温度较高，常温下调节的均衡边没法满足此时的cable,,基于这样的考虑，建议测试环境中还须有温湿度箱

作者: zengfanhua123 时间: 2015-5-8 09:34
对了，版主，，有个朋友做了将近八年的SI测试，，从DP,HDMI,MINISAS到现在的SFP,QSFP,zQSFP 理论操作都会，最近想换工作到深圳，，可否问下价位多少，深圳有啥公司可以推荐么

作者: kuochiang 时间: 2015-5-21 10:41
感謝分享~~

作者: kuochiang 时间: 2015-5-21 16:32
感謝分享~~

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