EDA365电子工程师网

标题: 在内层走线，通过via和外层连接，验证设计时，有错误。请问如何处理呢 [打印本页]
作者: wangdaw    时间: 2009-12-5 14:33
标题: 在内层走线，通过via和外层连接，验证设计时，有错误。请问如何处理呢
layer 3 电源层走了两对模拟差分线。通过在走线上打通孔和layer 4的电容连接。但是在verify design/connectivity中，有如下错误。看起来pads不认为通孔和走线有连接关系。请问在电源层中该如何处理这两对网络？如何把通孔和走线combine在一些？6 `7 G( F; ]( w3 y" S
! _: S) H5 n- m1 D& ?
Isolated subnets for: MIC_P
( p, g3 t+ w- u8 y$ y
# h: F' ^  ]& A; o3 u*** subnet # 1- e: X2 x+ z7 f  E, a
C8.1 VIA(746.31,200.61 L1)) F/ Y, }& u1 K) v

8 \5 U& X$ D. C( F8 f+ N! I*** subnet # 2; H# @$ q7 l. e& ?
C9.1 VIA(654.5,200.23 L1)7 B' ^8 E2 b8 a8 y( F' K

+ Z. B' u; D9 k$ D) N*** subnet # 3/ p( n' ?* a+ v+ ^; Q, @* a/ D5 U
C11.2 VIA(375.38,199.87 L1)( J9 W" h7 P7 p( q% T/ O
0 J: k6 \9 ~3 s" B# C9 y
*** subnet # 4
# g( e6 O/ C8 K  l8 O: t0 F C10.2 VIA(285.46,200.63 L1)
/ P" U  |" D1 l8 C3 s. E6 N% L* C3 P0 n0 a  F" K: ^# J- E) U
*** subnet # 5! e* L/ _& g' N: w  E
U9.4 VIA(217.81,199.89 L1)
, d4 \- {+ M2 b4 [  P( b0 z
1 }. v' _0 r& h; i9 i*** subnet # 6' _( J7 g! M! n" R, i
U1.21 U8.1 VIA(962.41,298.17 L1)( V( o+ K5 e6 B5 Y, W) d0 t6 y
& Q8 H0 _# l8 v0 d9 o

: A+ Z- W; {5 U+ h1 v, wIsolated subnets for: MIC_N1 {2 _7 X% h2 ^
1 |& W/ |) S) h  w3 r
*** subnet # 1
6 z' e$ f- e5 ^5 R! [ VIA(745.93,162.08 L1) C8.2
0 T4 B: M7 l  |3 g. A; V, }+ a( t# l! k" N
*** subnet # 2
. K- |. {  x% n+ O C13.1 VIA(560.05,162.08 L1)
1 x( h2 |- n" P% g1 R9 s- x. a0 {, ?$ \( f+ Q- \1 _: [$ Y* _+ ?
*** subnet # 3
; y2 L0 ]$ B6 c# [3 K6 g' X+ P C12.1 VIA(468.62,162.08 L1)1 R$ z/ f! ^/ [

% G0 `* @1 d, I$ l; d( m*** subnet # 48 w- I$ F+ p& \$ S. a. {
VIA(217.81,162.11 L1) U9.5
' V3 \* g" r3 N1 l9 x; T; ~4 @  }
*** subnet # 54 k2 ]4 A) m; G6 p# C1 X5 {/ _
C9.2 VIA(654.5,161.7 L1)
6 [9 e: N: T% w* Z( r- s$ H$ c/ {$ L' A6 ?/ |4 z) j
*** subnet # 6" o2 A3 ]+ j& Q: I/ u
U1.20 U8.2 VIA(989.28,271.3 L1)3 R- w5 p' j/ i

: P& _3 ^3 `+ C+ u- _2 W3 }) f2 F" l# K; {6 f/ r
Isolated subnets for: SPK_P
% f/ q0 r5 |* {+ E
9 p9 n6 |% c5 `! M*** subnet # 19 a3 Y8 \6 R  O" O
C3.1 VIA(1598.36,416.91 L1)0 |4 T, ~" X. E5 N( u2 R/ ]' U

% ?/ o: t" E& B" s& c# X0 P*** subnet # 2
5 X9 O  ?4 x: w- j/ B C2.1 VIA(1693.89,416.67 L1)
4 W9 u( |: o& C
7 H* o1 m" N3 A5 g*** subnet # 3
( B1 {& I% l/ C( P% t! c5 D. f. i C5.2 VIA(1961.57,416.66 L1)
- B3 V/ g7 E5 o$ c# o# W& v3 q0 O% l& P  j
*** subnet # 4
8 J! @! k4 u% ~/ D  _ VIA(2052.77,416.66 L1) C4.2
! d2 y6 J" _7 [0 I! E4 [) ~$ ]9 T8 P" V, Z5 G- y1 W! W
*** subnet # 5
2 q6 p2 |9 x/ b- y/ z9 c U5.4 VIA(2197.72,416.95 L1)
, Z* E6 ~4 U4 Y- D
+ c  D1 E; j) L) E*** subnet # 66 p8 X: O6 L( n: U8 J4 J
U1.23 U4.1 VIA(1304.63,334.82 L1)' L. q5 F3 @( |5 o+ x& R% Q
. t, l3 r. }% i

5 E: M: s) A, D% I" r* g( \Isolated subnets for: SPK_N
5 s, c% z4 r4 U- |3 @5 K8 e
# ]" _1 U# m0 V*** subnet # 1/ J1 K% {0 z- j7 g
VIA(1786.78,379.07 L1) C7.1
- q0 Q+ l' d& M0 T1 I
0 l* s( D1 Y7 J" c, ?: q*** subnet # 2
6 N2 }  U5 X) M- Q" n8 \ VIA(1877.08,378.32 L1) C6.1
! G2 q/ `4 R5 z3 v6 m, C1 _
, }1 g/ k7 O" M*** subnet # 3; y; V! R6 W: s% e4 |8 e# E- h
VIA(2197.48,378.69 L1) U5.5
5 T. \2 V% V! j: g4 E5 K
8 Q  n- Y; h2 ]0 X7 T* d2 y*** subnet # 45 q* O8 l# e# B. x3 C
C3.2 VIA(1598.6,378.41 L1)
! j/ F5 v( g" O+ \* V
$ |* M' y- J- x9 F7 |*** subnet # 5
" ~4 @' Z% K4 y' V* n, i C2.2 VIA(1693.41,378.41 L1)
0 z# I8 b3 J- T* }  ?
( h( o$ @% t# y9 j, H2 U5 }*** subnet # 6
. G2 E' r  s5 M U1.24 U4.2 VIA(1331.5,307.95 L1)
作者: wangdaw    时间: 2009-12-5 14:34
回复 1# wangdaw # s5 {4 c% g% s! C6 e! E
: r* A' r" B" ~, O' \0 p: G! E
  k) H4 s" L  v
   
作者: wangdaw    时间: 2009-12-5 14:36
如上图，PCB下部的2对差分走线和通孔。
作者: jimmy    时间: 2009-12-6 13:34
无图无真相！
作者: michal_pp    时间: 2011-9-6 23:32
我也遇到了，怎么解决呢
作者: Frank.Tsang    时间: 2011-9-8 11:29
Setup-Dirll Pairs



欢迎光临 EDA365电子工程师网 (https://bbs.elecnest.cn/) Powered by Discuz! X3.2