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标题: 请高手帮忙看看晶振的分压和布线是否合理 [打印本页]
作者: electro_boy    时间: 2009-12-3 10:59
标题: 请高手帮忙看看晶振的分压和布线是否合理
本帖最后由 electro_boy 于 2009-12-3 11:23 编辑
! I& _0 r- ^* p/ C1 N
: r  w6 O2 l+ v# R5 }8 K7 \我们现在的情况：
( C' ^4 i3 \. S7 w) m   1   为了降低功耗，我们用一个有源27M晶振同时给DSP和FPGA提供时钟，这样可以减少一个晶振。
& D' k, L5 v# D7 i$ A3 C( y$ Z/ s    2   因为DSP和FPGA需要的电平为1.8V，所以把晶振的输出波形做了分压处理，如图所式。' u" u; ~0 G7 D, E
& d- H$ q5 c* N2 P5 F# }7 @! J
问题1：
# |- ?7 u( I$ F: C$ w4 G* I   用电阻分压的方法使晶振的输出波形由3.3v转换到1.8v的办法是否合理，有没有问题？6 `! Q  G) L: a. c) p
问题2% `: i( l# m8 ]. J% Q: Z6 t
  用一个晶振同时给DSP和FPGA提供时钟的方法必然导致时钟线的延长，但是考虑到是有源晶振，不是两个脚的晶体，时钟线延长是否没有什么问题？时钟线的布线如图所示，时钟线从晶振到DSP的距离是27mm，到FPGA的距离是36mm
: F% I' ]5 y2 {! L8 N, S5 _: [, O5 d7 X
   加亮的线是时钟的实际走线

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晶振原理.JPG

晶振布线是否正确1.JPG (157.81 KB, 下载次数: 1)

晶振布线是否正确1.JPG
作者: electro_boy    时间: 2009-12-3 16:00
求助高手！！！！！
作者: zxli36    时间: 2009-12-3 22:23
这个，感觉有点悬哎，最好做一个基本的信号完整性仿真
作者: electro_boy    时间: 2009-12-4 09:31
回复 3# zxli36 2 y* `! Y- D8 \8 n- x
7 n6 K9 I/ @, y4 @* ^& y) b1 J; \: n

. R$ r$ ?6 S3 k    我用99se画的，仿真不好做，而且没有做过，请高手指教
作者: zxli36    时间: 2009-12-4 15:54
我初步仿真了一下，时钟的沿还是不太好。如果一定要这样用，我建议一下几个措施：& }9 u5 R) i+ G( P
1.如果fpga的端口可以配置成施密特触发的输入结构，使用它，以下基于这点。如果cpu的时钟也是施密特触发（一般时钟端口都是），就很好。这时基本上可以冒险试试。
2 z+ M- z: B! A* l" w* e7 i2.如果的fpga有剩余的端口，建议时钟只进入fpga，然后fpga做一个缓冲，再给cpu。以下建议基于这点。" H) k/ f4 u% R' h: q) N0 E1 a
3.分压电阻放在靠近fpga的一段好些，这时沿可以陡一些（我只做了时钟输入到一个芯片的仿真）。
/ h4 s; i. [3 @* z9 k1 u$ g: i4.如果fpga有多余的pll，可以把晶振的时钟降低，然后用fpga的pll倍频到cpu所需要的时钟，再送给cpu。这样会好很多，多功耗也好。
' Z; M) N; P" z3 l1 I  b5 |9 z一下子只想到了这些，如有不对的地方，欢迎大家指正。
作者: zxli36    时间: 2009-12-4 16:04
另外，你的3.3V到1.8V转换的电阻好像用的不对。分压值不对。
9 G9 j9 _9 T  H9 \* n4 y! z8 U5 N建议分得的适当电压小一些，防止过冲对芯片的损害。
作者: electro_boy    时间: 2009-12-10 10:02
回复 5# zxli36 3 }$ I0 n. D9 ]7 R7 \5 _7 j5 Y
  k7 l9 v; \6 C4 Q# y
1 b# U1 k, Z! ?1 k6 \
    请问用什么软件可以仿真这种电子图！？
作者: tmlee    时间: 2009-12-10 17:08
本帖最后由 tmlee 于 2009-12-10 17:10 编辑 / ~1 K) G" E2 @: H4 Y
" ~/ g7 G* x% n

; }: G! q1 V! J6 ^5 v$ f& `9 q$ o' A5 j0 p. `5 f4 ~
才27M 不会有什么问題
作者: zhujb1999    时间: 2009-12-24 10:24
如果输出的时钟信号先 能够很好的被保护起来的话可能问题不是很大，不过从现在的走线来看，附近情况有些不太理想。我想主要需要解决的问题是防止附近的数字信号干扰时钟信号，使接收到的时钟信号不产生畸变。



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