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标题: Unconnect pin 和Unconnect net 问题 [打印本页]
作者: hdjun    时间: 2009-8-11 23:55
标题: Unconnect pin 和Unconnect net 问题
本帖最后由 hdjun 于 2009-8-12 00:10 编辑
3 K4 Y% [( J+ [% J' Y
5 B2 |, ^% ]: R' o/ x" q最近画板子，发现一个很奇怪的问题：allegro 在处理via 打在 pin 上的（如PCB背面滤波电容的pin)而没有用cline 将pin和via连接的情况下，是否会报Unconnect net 错误。我一直的理解都是一定会报Unconnect net 错误的。同样的板子我之前就做过一次unconnet pin检查，并将所有pin 和via 等没连接到pin 中心或者via 中心的cline 都删除重新连接过了，也就一直没有再报unconnet net 错误。最近要投版了，发现仍然有很多via 打在pin 上的 没有用cline 连接的pin 。反而这时候不报unconnet net 错了，甚至将一些有cline 连接via-pin 的地方的cline 删除（当然这些via和pin是接触的），也没有飞线出现。好奇怪啊。这是ALLEGRO 的bug 吗？？？？还是哪里有设置呢。更为奇怪的是，更新padstack后就有unconnet net了。。。奇怪。。。。
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9 B* u* d" {1 k: ?7 E5 l0 xLISTING: 1 element(s)8 N; y5 i. I' P) D, S9 d
           < DRC ERROR >           
1 F9 _- d& b% m# J7 m$ |& z  Class:           DRC ERROR CLASS
3 q% u" a% [! m  Subclass:        BOTTOM
* D: y' j8 C; V, U7 {  Origin xy:       (185.00 6666.93)0 }( u! h' U$ s- r
  Constraint:      Soldermask to Shape Spacing' g, Z6 A9 G- a: W  c
  Constraint Set:  NONE
; @4 Q$ y! Q$ U% g/ _% \6 Q; Y  Constraint Type: LAYOUT
; M% A! E6 H% W# v! n  Constraint value: 0 MIL' [  z3 s) s. O. r2 {+ K' A$ R
  Actual value:     -135 MIL9 q. K6 c7 T: M. T; u2 H
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3 z! ^7 m  D- |0 L4 B. C7 `  Element type:    SHAPE( v+ |; k1 L! M* M! j- p
  Class:           ETCH
) J& }  d! ~- e: a6 u  Subclass:        BOTTOM" s0 t- L$ r+ m
  Part of Net Name: N00850
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6 Q$ w( j" I* |! N/ y! i. s6 z+ Z( i  Element type:    SYMBOL PIN3 w9 q8 x5 N# w! _
  Class:           PIN2 U/ h9 H0 S" P0 x! H. k
  PIN:          J6.1  ]* |3 ^" {" N1 e2 q
  pinuse:       UNSPEC# r# u, q& d  B. H% \# u
  location-xy:  (250.00 6666.93)
6 g& w# j* V0 N9 U0 N, T) H& S  part of net name:  -12V
6 k2 k1 k+ Z. t7 c. ?  - - - - - - - - - - - - - - - - - - - -
作者: tuzi405    时间: 2009-8-12 09:58
盼高人来给你解决吧。
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我从来没碰见过这个问题，因为我从来不在pin打via，" g( b7 X4 D3 ?# a/ B6 T4 @# [: m
pin打via严重影响焊接的质量，直接导致器件虚焊，会给后面的调试带来很怪异的问题。
作者: hdjun    时间: 2009-8-12 10:11
BGA的电容，不打在pin上不行啊



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