EDA365电子工程师网

标题: 基于FPGA的全数字锁相环设计 [打印本页]

作者: whipple    时间: 2009-7-13 09:59
标题: 基于FPGA的全数字锁相环设计
本帖最后由 紫菁 于 2017-9-15 16:09 编辑
3 U7 p6 w- l( z$ ?( D: k
1 t" ~, R* V8 U8 l! o, z板块冷清  我来加把柴  把自己手边的这方面的资料都发上来 希望对大家有帮组4 s. y4 I$ e8 P) c/ H
2 E, E" g1 y! m

作者: qqrabbit    时间: 2009-7-13 21:34
今年我的毕业设计呢,当时偶写了个最基本的PLL,结果答辩组的老师居然说没完成。汗
作者: whipple    时间: 2009-7-14 11:14
嘿嘿 那你怎么毕业的啊
作者: yezhutou    时间: 2009-7-20 00:24
答辩的时候 有的老师在抽烟 有的吃糖果 有的老师睡觉
作者: liready    时间: 2017-3-20 20:32
学习学习
作者: 耕耘与丰收    时间: 2017-3-22 08:56
很好,下载来看一下。
2 l7 _: f" r5 X  f7 {
作者: yuzhexian    时间: 2017-12-10 08:04

( n$ v5 z$ I# x9 ?9 i* [. v很好,下载来看一下。




欢迎光临 EDA365电子工程师网 (https://bbs.elecnest.cn/) Powered by Discuz! X3.2