EDA365电子工程师网

标题: ALLEGRO 模块问题 [打印本页]

作者: wan 时间: 2009-5-2 16:16
标题: ALLEGRO 模块问题
在一块PCB 中完成布线, 没有什么DRC 错误, 然后创建一个模块, 在另外的一个PCB 中放置模块后, 为什么原来没有DRC 的PCB 会出现错误呢? 比如原来的线间距是8mil, 但放入模块后,怎么有的地方变成了7.5MIL 之类的错误呢, 是什么地方设置不当还是ALLEGRO 的BUG 呢?

作者: Iphone 时间: 2009-5-2 19:29
我没遇到过，期待有人回答！

作者: wan 时间: 2009-5-7 22:01
模块中的器件REUSED ID 能不能锁定, 这样在更新PCB 的时候就不会把原来的电路冲突掉?? 希望高手指点!!

作者: 轩辕浪 时间: 2009-5-8 10:40
模块吊到主从板上，就会使用主从板的规则，如果模块设的的大，就会有drc

作者: wan 时间: 2009-5-8 22:27
谢谢!但是为什么原来间距是8mil, 放入模块后有的地方变成7.5MIL 的间距呢,

欢迎光临 EDA365电子工程师网 (https://bbs.elecnest.cn/)