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标题: 求救ALLEGRO布局部分元件放不了ALLEGRO界面里 [打印本页]
作者: 毒女    时间: 2009-2-12 17:47
标题: 求救ALLEGRO布局部分元件放不了ALLEGRO界面里
ALLEGRO手工布局,一种是将元件一个个从库中放入板框内。另一种是一次性全部放在板框外面  s3 O1 V. z0 b& H0 ~
  $ |" a; q( O8 {  Y2 B1 h
   我用的是第一种方法。为什么最后U1，JK1，（T1，T2，T3，T4共用一个PCB封装）。无论自己怎么放，还是放不了ALLEGRO界面里。
! }" x. y$ X# g+ v  
# q! t! t* H. A- R  之前以为是封装没有做好。于是重新做了JK1/T1的封装。再导入NET。最后。还是老样子
$ G7 a: b2 M; |- B9 p: |7 T
* {9 M  G8 E: G   请求大家看看这是什么情况。
; K* y3 k; |  S) r5 Q
作者: superlish    时间: 2009-2-12 18:40
看它提示是什么原因先?
作者: 毒女    时间: 2009-2-12 22:07
他的提示跟放其他元件的提示是一样的，明天上班我上传上来吧
作者: 毒女    时间: 2009-2-13 09:27
上班了.刚刚又试了一下.还是放不了U1
, e' m- W" L, |# D请看看输入命令栏的报告吧
, [: U7 ^& S2 i, ]5 {
作者: cathyyuan    时间: 2009-2-13 09:37
我有以下三点建议：4 G1 k+ F7 [6 m/ Q
1：看一下原理图该封装的管脚的数目是不是和pcb封装的数量一样$ E+ s; d; X1 |$ I4 Z: c) D
2：看一下该器件的pad是否在库中
, g3 V; F7 {3 I  E9 w, l6 S3：pcb封装名和原理图是否一致
作者: su54    时间: 2009-2-13 10:11
有可能是樓上說的第一點！
作者: lara_bxc    时间: 2009-2-13 10:14
如果是5楼说的原因的话，导入网表时就会提示错误了
作者: molyzhang    时间: 2009-2-13 10:33
应该是5楼说的第一点的问题
作者: 袁荣盛    时间: 2009-2-13 10:36
如果是你PCB封装引脚数比原理图符号引脚数多的话
1 i8 v- T, L* j4 G6 E& I# ^导网表时只会是warning
  p5 i& |6 M7 h4 M% B% p8 ?% n
7 H& q8 Z- S3 h4 n如果反过来才会是error
2 `/ [+ Z- M. Jwarning是可以忽略的& @7 g+ b/ I- K- a* x; ]
所以楼主会出现这样的问题    log里面有提示pin numbers dont match，check device...
作者: 毒女    时间: 2009-2-13 11:27
我有以下三点建议：
6 F* Z" J0 v: n* l4 L1：看一下原理图该封装的管脚的数目是不是和pcb封装的数量一样" g- z6 t4 g0 H6 `' V& Z
2：看一下该器件的pad是否在库中2 H% G+ }# y7 j9 t, f3 q
3：pcb封装名和原理图是否一致
+ @6 i. x6 r9 u) J8 Dcathyyuan 发表于 2009-2-13 09:37

3 f3 ?" n$ @8 ~. j3 i" o
' R' i7 l; C9 U4 k! e6 O  |+ U6 y 是的.刚刚才发现原理图只有几个PIN.PCB封装它却多了几个PIN. + x2 F7 h4 j2 J) i, a

! e2 x: X) K, m  L5 W  崩溃.在PADS里面.只有原理图比PCB的脚会多的时候的时候. 才会有问题的呀.
8 I- u1 h5 X' W0 _! k$ }5 A  怎么ALLEGRO里面.原理图一定要跟PCB数量一样吗.# a: J, q/ H; H. u' t, Z
  这样的话.只能改原理图了吧..
作者: 毒女    时间: 2009-2-13 11:31
如果是你PCB封装引脚数比原理图符号引脚数多的话
* v+ d6 m/ u1 I. J3 M6 g) z导网表时只会是warning6 K' n$ S( z7 k* k/ a

) i2 A$ c4 W8 F' M- {+ U. `9 O如果反过来才会是error
  w% s% b1 m* hwarning是可以忽略的
! W6 w' s$ `2 ]% _; t所以楼主会出现这样的问题    log里面有提示pin numbers dont match，check device...
. Z, R. D1 x& `, m袁荣盛 发表于 2009-2-13 10:36

8 l9 M. q% I# h厉害,
! x1 g5 N3 X( {. T) N4 @( A* y  s1 _ 还真的是PCB封装引脚数比原理图符号引脚数多
作者: 瓷娃娃    时间: 2009-2-13 11:32
怪不得他们要求我一定要把NC都画上，要不会报错。原来真有。
作者: 毒女    时间: 2009-2-13 11:46
刚刚又去看错误报告.有很多警告$ @6 S2 w- i( i- ^6 T" z7 T
Spawning... "C:\Cadence\SPB_15.5\tools\capture\pstswp.exe" -pst -d "d:\project\sch\allegro\pdc20090213.dsn" -n "d:\project\sch\allegro\allegro" -c "C:\Cadence\SPB_15.5\tools\capture\allegro.cfg" -v 3 -j "PCB Footprint"
: I; ~% Z: ]$ P* N#1 Warning [ALG0047] "No_connect" property on Pin "IC1.7" ignored for IC1: SEND, MCU (13.50, 4.00). Connecting pin to net "N16888364".1 h( R0 m; Z$ _9 p3 z' N
#2 Warning [ALG0047] "No_connect" property on Pin "IC1.5" ignored for IC1: SEND, MCU (13.50, 4.00). Connecting pin to net "N16888362".
1 A$ O$ D! C) w6 M3 x  _" [#3 Warning [ALG0047] "No_connect" property on Pin "IC1.11" ignored for IC1: SEND, MCU (13.50, 4.00). Connecting pin to net "N16888046".# W6 w, {4 l6 J0 b" F: E' g
#4 Warning [ALG0047] "No_connect" property on Pin "JK1.1" ignored for JK1: SEND, MCU (11.90, 9.20). Connecting pin to net "CAMERA".
9 a  S5 c6 g$ a & \; P3 D; n+ q3 I
SINGLE_NODE_NETS ON
, ]/ m% U! k' i) \   SPLIT_MINIMUM 0
8 w: L! ~, O9 i  Z0 _; O   SUPPRESS   20
, [9 ~6 a' Z8 p; g' i   WARNINGS ON5 P; j2 z& R: z7 q% j, O% E0 a
No error detected4 b' `( X5 s  m, H$ Z' `' g
No oversight detected
9 w6 K. M7 f2 w4 _( j( j3 k No warning detected+ w! Q4 d3 K: ?; x4 u
cpu time      0:01:117 y7 o- \1 R1 l7 k
elapsed time  0:00:00
' o& I2 D3 D  U: r3 }
0 R& t( f8 n2 O, A. U/ z: L! X2 k% r2 m+ C& J
  我看了原理图.它们都是连接在一起的.我想只要导网络不删除网络就可以了吧.  
( c- w! R' t, {/ H  _0 W* _  现在元件全部可以放入到ALLEGRO里面了. 那这些警告可以忽略吧
: E4 l  }: e9 Z2 ]% Q8 C2 \( M  X  下一布就是布局了.% Z1 Q) X+ k8 @' r/ |
作者: 袁荣盛    时间: 2009-2-13 11:47
也可以在画封装的时候把多余的PIN做如下设置为Mechanical  }0 ~2 U6 d/ o! g+ q) `
就不会出现错误了
* s, {4 W* x, {* A" b; N
作者: 毒女    时间: 2009-2-13 11:51
也可以在画封装的时候把多余的PIN做如下设置为Mechanical; G, D$ j0 r* d9 e' n$ q
就不会出现错误了3 o! \  ~  Q- q4 q
161298 K8 S& ^/ ?6 p4 `
袁荣盛 发表于 2009-2-13 11:47
3 R) _, B% k% L( w) L# p* r- t- m
高手呀.原来把多的PIN改成机械的而非元件.就可以避免了
1 Z7 i# M! M, p, j8 |( v* o5 ]1 s! s: J! X
谢谢.受教了..
作者: 毒女    时间: 2009-2-13 11:52
怪不得他们要求我一定要把NC都画上，要不会报错。原来真有。7 W/ ?, ^* t( \9 Q% j0 }6 `& Y
瓷娃娃 发表于 2009-2-13 11:32
/ n5 K5 p8 t4 O
这么好呀.还有人提醒你呀. 我就像一个无头的苍蝇,碰到问题先自己弄.看看书.真的解决不了了.只好请大家帮忙了.
作者: clf1985    时间: 2009-2-13 12:57
那请问如果加BGA的定位孔该怎么办？
作者: xingzhang    时间: 2009-2-13 16:30
原来如此
作者: coralyin    时间: 2009-2-14 09:39
看了你们解决的问题~~~0 ]  E9 _2 J1 n+ l8 Q
  我的问题也解决啦
作者: 282280072    时间: 2009-9-16 19:31
热心人真多，，，不错的论坛



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