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标题: DDR3请教 急急急 [打印本页]
作者: liuchao6102616    时间: 2018-3-16 11:07
标题: DDR3请教 急急急
没有做过DDR3的PCB Layout 查了一些资料  请教几个问题：如图  单片分组：数据组1  数据组2   地址命令控制时钟一组  
, ?* U- q' \4 e1 D$ o问题1： 单片中数据组1和数据组2之间需要误差要控制多少？
8 \$ ?, M" x6 R4 F8 t问题2： 地址命令控制时钟组内等长误差控制多少？- t; r5 E7 z5 j& ~# ~& B
问题3： 地址命令控制时钟组合数据组间等长误差控制多少？3 ~6 f2 L' j7 z$ w+ _0 u
问题4： 每片DDR3之间是否有等长要求？
( E/ A$ F. h9 E" B* P望大神们指教  感谢！

! b7 k$ ^8 h4 H0 T) }. c9 |! k- S8 T2 E/ s# d& p  b" |
作者: superlish    时间: 2018-3-16 13:14
分组等长，组间不需要，你可以找个DDR3的板子来看下，论坛上也有
作者: deGory    时间: 2018-3-16 16:00
See tn4113_ddr3_point_to_point_design.pdf
作者: deGory    时间: 2018-3-16 16:08
Between signals in the byte (DQ, DQS, DM) - 1-5 mils
' N  v$ R* C) w. ^: g. s' IBetween signals Address/Command/Control - 100-200 mils
! t) [  w. R' T: j$ ^+ c- \between signals in the diff pair (DQS, CLK) - 1-5 mils
作者: cjz351421568    时间: 2018-3-19 17:58
谢谢分享
作者: lw3530    时间: 2018-3-21 15:24
每组数据同改组内的DQS等长。误差多少看手册，不同的主控对等长的误差要求略有不同。。
作者: wqy-pcb    时间: 2018-4-2 10:56
DDR3都是分三组  每组一对差分线  组内登场  数据线误差最好不超过5mil  地址线误差最好不超过20mil  你可以参考相关设计layout指导文档
作者: linbanyon    时间: 2018-5-29 13:45
谢谢
作者: linbanyon    时间: 2018-6-3 10:41
谢谢



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