DRC没错，但是却不能生成网络表？？

zyylover

用orcad画了一个简单的电路图，经过修改后终于DRC没有错了，但是导入网络表时却怎么也不能导入，不知道是怎么回事。
/ {4 p( E7 T8 f1 r* C0 [DRC检查时的信息：
, Y% I3 [' C$ ^& I- c( ~& G
: ~, S2 o3 X/ ^% y1 g生成网络表是出现的信息：
4 ~" D6 f$ {$ S" N; p8 g3 w# s
导入网络表时出现的信息：
3 Q9 b7 P" [# W) N! z4 j3 F* c7 D5 n[localimg=143,150]3[/localimg]
9 t4 d3 X" x) j3 d8 y7 A/ L% C3 C请各位帮帮忙看看。

zyylover

5# numbdemon
很不好意思，回家过年了，呵呵。
其实之前就把所有的session Log 贴上来了的，现在在贴上来大家看看吧。谢谢大家帮忙看看哈。
; d& k4 i, p- G- N" {4 z

numbdemon

楼主的意思是“网表导入到Allegro的时候出错”，实际上并不是ORCAD导出网表出错。两者是有区别的。
% W" g9 J' a1 \: l) q0 ?- g  比较常见的PCB设计流程是OrCAD-->Allegro，而两项工作沟通的桥梁就是netlist。在OrCAD中如果能够顺利导出网表，已经是接近胜利了。但是对于Allegro而言，网表还必须符合它的要求。
  楼上的热心网友也提到了，解决问题的关键就是研究session log，从日志的错误信息中推断出问题所在。如果经常遇到问题并这样去解决，就慢慢的会了解该怎么去避免。
  所以还是建议楼主把Log好好看一下，或者贴出来让大家出谋划策。

sweat

我这几天也是遇到好多次这样的问题,要慢慢研究session log的内容,可以在那里面找到问题的根源,
8 ?. {' p; l( v0 L) x
% \& v( U. ?( Q然后在去解决,你把你的session log全部贴上来,大家看看

zyylover

2# shandianleo
( Z/ N& r1 |# u6 O我是才学cadence的，也不知道是不是设置的问题，不过我画的其他的图都可以倒过去的。

shandianleo

你的设置有没有问题的？