EDA365电子工程师网

标题: 再问一个铺铜的约束问题 [打印本页]

作者: nothisname 时间: 2009-1-6 19:18
标题: 再问一个铺铜的约束问题
有一块要求将几个管脚用大片铜连在一起，如果用动态铺铜的话就变成了图一的形式（shape的约束是0.2mm space）,如果没有约束的话则铺地的时候全都连在一起了。
没约束肯定不行，可是有约束，又无法将这几个管脚连在一起。也尝试用出的trace连，可是太难看了。
如果用static方式的到时可以，可是出现了DRC符号.
该怎么办呢？

dym.jpg (87.09 KB, 下载次数: 7)

solid.jpg (100.5 KB, 下载次数: 3)

作者: zibei3hao 时间: 2009-1-6 22:51
点shpe select命令钮，点击那块铜箔，右键parameters....>>然后在thmermal relief connects中找相应的pin选上full contact就ok

作者: zibei3hao 时间: 2009-1-6 22:54
比如你这个是属于SMD PIIN

shape.JPG (38.33 KB, 下载次数: 3)

作者: nothisname 时间: 2009-1-7 00:18
谢谢，领会意思了

作者: may 时间: 2009-1-7 09:08
这种焊盘铺大片铜箔会有问题吧，看你的焊盘间距比较小，一般SOLDERMASK板厂最小做到7MIL,如果铺大铜箔，会造成吃锡面过大而虚焊。
所以，还是引线，线宽不要超过PIN宽。

作者: zhyong45 时间: 2009-6-17 19:58
两种方式都要吧，对了，为何要全铜啊？还可以在内部的IC下连通吧！

作者: fengfeng2010 时间: 2010-1-25 12:20
关键遇到这种问题如何解决上面说的我也领会了

作者: ccx3564554 时间: 2010-11-23 12:01

,en

作者: 爱我的人 时间: 2013-1-30 19:13

欢迎光临 EDA365电子工程师网 (https://bbs.elecnest.cn/)