1.单点接地在BOTTOM面被N2破坏了.jpg (27.21 KB, 下载次数: 1)
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2017-10-12 09:20 上传
2.FPGA上与之连线的两个PIN到电阻两端的走线,从走线几何形状上和走线长度上都要严格一致!.jpg (92.46 KB, 下载次数: 1)
3.485电路的输入电路,加大到20mil.jpg (30.31 KB, 下载次数: 1)
4.这4条网络属于多余连接.jpg (40.1 KB, 下载次数: 1)
5.建议把AVCC_5V由art03布线层改到PWR06层电源层,保证第3层给模拟信号的隔层参考平面.jpg (66.53 KB, 下载次数: 0)
6.USB电源和地处理可以优化一下,放在art05和pwr06,即vcc3.3没有进入USB,并且可以对应.jpg (63.53 KB, 下载次数: 0)
7.这两组电源没有加粗.jpg (34.52 KB, 下载次数: 0)
2017-10-12 09:21 上传
8.第3层走线跨分割(第4层的 5V没有必要到上面去).jpg (66.74 KB, 下载次数: 1)
9.第7层的分割导致bottom面大量的DDR3网络信号线跨分割.jpg (95.39 KB, 下载次数: 0)
10.U12器件下面开了阻焊和钢网,但是却没有铺铜.jpg (45.58 KB, 下载次数: 0)
11.发光二极管极性反了.jpg (30.47 KB, 下载次数: 0)
2017-10-12 09:22 上传
12.相邻层不要很长一段的重叠走线.jpg (52.62 KB, 下载次数: 0)
EDA365QA 发表于 2017-10-12 09:20 * i3 U) E: R7 w7 C2.FPGA上与之连线的两个PIN到电阻两端的走线,从走线几何形状上和走线长度上都要严格一致!