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标题: 关于Verilog中always块敏感信号的疑问与讨论 [打印本页]
作者: Haiting32451    时间: 2017-9-19 14:11
标题: 关于Verilog中always块敏感信号的疑问与讨论
现在有一always模块，代码如下always@(posedge Sysclk or negedge Rst_n)1 N/ x! x& W, p3 b( y7 `
                if(!Rst_n)begin
8 d- Z& U8 M3 w3 V                        复位语句;
% i1 z7 h* B( ^. u5 `! P2 G                end: U2 J% v: ]0 h/ a2 t- M5 ]
                else begin : x1 U% A* w8 Q3 C
                        语句0；1 L7 w% E, t$ A1 {$ c, I
                end
. `: b+ c" R) K* @
: W6 u- n4 `' v: m  [7 q2 G8 c然后如果我要在敏感信号中添加 上升沿条件1 触发，编译器就会报错？
8 c) M& H: |, H* Y, v
5 u2 K/ k6 b% e+ y8 R- r! Y
) P$ v6 f! E. N2 a4 W- c. {always@(posedge Sysclk or negedge Rst_n or posedge 条件1)
2 \4 A# @" e. |5 S4 }8 e5 z0 k                if(!Rst_n)begin* B/ E: j9 ~" }8 m
                        复位语句;% U1 T3 c* ^! T. K2 D! }$ t, K
                end; q* b/ q6 F# u% t, G. E4 W8 n2 V
                else if(条件1) begin
4 e* {& L" W! i( Q3 ~5 x5 q                        语句0；
- I& y0 D6 f. ~# P4 o1 Q                end
/ E- S9 u, B: D- d( {- g0 l5 `% j
1 ^5 k  O1 [0 |# I" V
( Z* {8 Z+ [- R; r, J是不是Verilog中，不支持2个 posedge？, I0 m: ]% i$ X
如果要这么做只能先用assign把信号连起来再写入敏感信号列表？

. a1 f+ }/ z* \+ q, _7 g
作者: laurence    时间: 2017-10-8 13:53
虽然verilog这样写没有错，但是考虑一下实际的触发器电路，只有一个时钟和一个异步复位是对边沿敏感的，你再添加信号就没办法综合了。



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