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标题: 2017年8月24日公益PCB评审报告节选 [打印本页]
作者: EDA365QA    时间: 2017-8-25 08:31
标题: 2017年8月24日公益PCB评审报告节选
1.  参考层不一致.
. g2 n8 z$ c6 x" `* w 2 I  A( Q& t4 ?* I( P* v3 l
作者: EDA365QA    时间: 2017-8-25 08:31
2.  电容处尽量加VIA.4 y% M  H# v3 q( b% z) f+ C
; |8 u- x; V' i' }; {( |: t
作者: EDA365QA    时间: 2017-8-25 08:32
3.  电源VIA没用上.5 C: F. B8 x( p  ^* `& ]
( q  s- N, @- O6 ~$ G/ I, L, k
作者: EDA365QA    时间: 2017-8-25 08:32
4.  网口中心抽头加粗，还有一根黄色的没接通开路.
, {# v+ |6 s- A 9 Z$ z. ^; j; Q: k) E, W
作者: EDA365QA    时间: 2017-8-25 08:33
5.  有线跨分割.4 x) i" g6 u5 {

7 g( t  J( P. g( O" y2 Q& f# h4 y
作者: EDA365QA    时间: 2017-8-25 08:33
6.  器件没钢网.
9 e( x1 w6 ~5 @- K1 x5 y! w ! y8 k0 y# p, Z6 \* ]) K. h; f
作者: EDA365QA    时间: 2017-8-25 08:34
7.  电源要加粗.
, t) g6 p& d  `7 T6 n 2 d( s1 ^5 a$ G, c* x! V; N
作者: EDA365QA    时间: 2017-8-25 08:34
8.  模拟线加粗.
! Q- }6 v0 }6 }7 M: {# q7 e
( D2 _; l8 |+ c) v, P6 R' |
作者: EDA365QA    时间: 2017-8-25 08:35
9.  CLK匹配应在末端，差分要多耦合.
9 u" P- K3 c( G) i
" L2 c, \4 M6 G5 v' R
作者: EDA365QA    时间: 2017-8-25 08:36
10.  天线隔层参考下有走线，参考面不完整.
7 P% D6 l5 X/ u4 J; P' T4 G ; K' q+ Q5 X1 a% A, m4 v0 I* K( b
作者: 紫菁    时间: 2017-8-25 08:56
支持，感谢分享
作者: qilinwang66    时间: 2017-8-25 09:16
作者: 攻城拔寨    时间: 2017-8-25 16:28
很棒
; f% \8 Y& m4 ]5 c' J' A
作者: 6688hyc    时间: 2017-8-26 09:02
给力 我的哥
作者: 6688hyc    时间: 2017-8-26 09:03
顺便问一下 clock匹配为什么要在末端？
作者: pcb    时间: 2017-8-28 08:37
6688hyc 发表于 2017-8-26 09:03
0 r- {) N# q6 W: u顺便问一下 clock匹配为什么要在末端？
- c# C+ D5 h* d6 y+ w* Y$ E) a
为了不产生反射.
  ^# F; Z8 ~1 c: y- ^. M
作者: xiaojieliu0511    时间: 2017-8-29 16:51
学习一下
作者: zyh610710    时间: 2018-1-15 11:36
学习了，谢谢楼主分享！



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