EDA365电子工程师网

标题: 2017年7月24日公益PCB评审报告节选 [打印本页]

---

作者: EDA365QA    时间: 2017-7-25 08:48
标题: 2017年7月24日公益PCB评审报告节选
1.  晶体电容尽量不要放末端,出现残端现象.
( L" j) _9 p% ^1 S

---

作者: EDA365QA    时间: 2017-7-25 08:49
2.  插件电容水平垂直各一个方向.
' r/ r' L6 L/ T6 p0 W/ Y$ N# O) ~3 n6 G
5 h; q. ^0 ?, l. Q$ G

---

作者: EDA365QA    时间: 2017-7-25 08:50
3.  布线在分割上了.

1 S  K9 a- A+ D' a: {9 S. `4 G

---

作者: EDA365QA    时间: 2017-7-25 08:51
4.  保护地与GND尽可能不重叠，保护地与其它网络要求1MM以上间距.

---

作者: qilinwang66    时间: 2017-7-25 08:53

---

作者: EDA365QA    时间: 2017-7-25 08:53
5.  优化布线尽量少走蛇形线.
, L1 ^" y9 g& q% ?: P

---

作者: EDA365QA    时间: 2017-7-25 08:54
6.  有多次跨分割了.
5 ?( Z& h* o  F. ~
3 P0 g( ?( h/ C! B

---

作者: EDA365QA    时间: 2017-7-25 08:55
7.  5v电源要加强.

4 _% W% U, q, y, n, c: u

---

作者: EDA365QA    时间: 2017-7-25 08:56
8.  电源PIN加粗.
0 l$ {+ n7 c  g' m

---

作者: EDA365QA    时间: 2017-7-25 08:56
9.  走类差分包AGND.

---

作者: EDA365QA    时间: 2017-7-25 08:58
10.  布线没在参考面上.
& @2 R9 X4 z5 Q. i6 I

---

作者: eddiemoon    时间: 2017-7-25 10:22
请问什么是残端效应？
) v1 h4 M8 F% E8 j

---

作者: pcb    时间: 2017-7-25 13:15

eddiemoon 发表于 2017-7-25 10:22
请问什么是残端效应？

' K, s( s& O$ o0 i0 S3 q( n, U9 S* a6 v残端效应就相当于天线.
6 [2 U+ W9 s/ U$ u; G9 x

---

作者: eddiemoon    时间: 2017-7-25 14:39
天线效应是pcb线长波长的20分之一吧，那你说那个电容应该怎么摆放好点呢？

---

作者: pcb    时间: 2017-7-25 15:12

eddiemoon 发表于 2017-7-25 14:39
+ J+ B$ f, Q( N3 e$ o( i天线效应是pcb线长波长的20分之一吧，那你说那个电容应该怎么摆放好点呢？

' ]% Q: n* b3 K$ K4 u/ x! ]摆在晶体前面靠电阻.

---

作者: eddiemoon    时间: 2017-7-25 16:30

pcb 发表于 2017-7-25 15:12
: j" j  |6 Q( P+ i& M摆在晶体前面靠电阻.

5 @8 q8 G5 E$ B7 X嗯，摆电阻那里是进一些，走线短，EMI也小。

---

作者: fengyelyl    时间: 2017-8-18 11:57

EDA365QA 发表于 2017-7-25 08:53
5 {6 N# f2 X! l" t# D9 O1 X' O  P+ p* r5.  优化布线尽量少走蛇形线.

' X9 g) \- B- t! V$ v: |" |2 J3 C1 L# G不走蛇形线，空间条件有限的情况下差分线等长如何控制？

---

作者: pcb    时间: 2017-8-18 13:50

fengyelyl 发表于 2017-8-18 11:57
2 \! q8 \& b  l3 u) c% H不走蛇形线，空间条件有限的情况下差分线等长如何控制？

看图片有箭头.
4 T- {7 o4 v2 u1 O4 y

---

作者: fengyu6117    时间: 2017-11-9 08:55

---

欢迎光临 EDA365电子工程师网 (https://bbs.elecnest.cn/)

Powered by Discuz! X3.2