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标题: 2017年7月23日公益PCB评审报告节选 [打印本页]

作者: EDA365QA    时间: 2017-7-24 08:37
标题: 2017年7月23日公益PCB评审报告节选
1.  跨分割,如ART04与ART07互换就可以避免跨分割.8 }+ c8 X- k; D9 t

  S& n. X1 p) ^( Z6 t3 F
作者: EDA365QA    时间: 2017-7-24 08:38
2.  铺地铜没有打孔无意义.
) L; h$ r3 f0 O' | 8 a, n- c! v: S

作者: EDA365QA    时间: 2017-7-24 08:40
3.  电源连接需补强.1 a0 d) j9 C" }& j
" t& l- k9 l3 ?6 S& w( w" s: X

作者: EDA365QA    时间: 2017-7-24 08:41
4.  DDR下拉都应在末端.
# Z6 p  o3 N: D
1 H3 H1 \5 G* E4 i5 A
作者: EDA365QA    时间: 2017-7-24 08:41
5.  时钟与DQS差太大了.
& [7 {/ F! v2 J- C/ H7 m* z! c/ `
8 o* Y8 z4 s; S. z' ^9 M2 X2 h8 ]* N
作者: EDA365QA    时间: 2017-7-24 08:42
6.  跨分割还可以优化.
: p+ b3 y6 Q* { / T" r1 F& E. `5 ?3 J; z5 ?! G

作者: EDA365QA    时间: 2017-7-24 08:43
7.  5V需要补强.
$ u! S) M8 V! X# Y( d4 \4 c, L & U6 E1 A9 ?1 D5 k& N

作者: EDA365QA    时间: 2017-7-24 08:43
8.  相邻层有重叠走线.
- b7 i6 n9 e# x; j* P" G3 _
0 a7 P: z) c/ p* S) i* I
作者: EDA365QA    时间: 2017-7-24 08:44
9.  板框有移动了.6 g: [. D9 ^4 `. |) U0 Q

+ M# L2 A9 a* g) O$ F& x1 A
作者: EDA365QA    时间: 2017-7-24 08:45
10.  左右两边有跨分割." T" d4 p& G+ ]* ^/ G0 |
6 U0 D* E) g# X( d; f; v( R- N

作者: qilinwang66    时间: 2017-7-24 09:02

作者: wshna0221    时间: 2017-7-24 09:50
EDA365QA 发表于 2017-7-24 08:416 g8 L+ V" P4 j0 ]. V( `" z9 P+ I- _
5.  时钟与DQS差太大了.

9 W' z# t/ S  V( E/ ~  ?差多少合适呢?
- O1 h. ~1 T) O9 Y& K7 k- k* B- a! Y+ y4 c

作者: pcb    时间: 2017-7-24 14:11
wshna0221 发表于 2017-7-24 09:506 {9 F" p) x3 h! Y& a0 E
差多少合适呢?
' Q. t; h* J3 m/ b& F- y: T. z" n
最好不要大于500MIL.
作者: wshna0221    时间: 2017-7-24 14:41
pcb 发表于 2017-7-24 14:110 t7 G/ ]: W9 k$ q
最好不要大于500MIL.
9 p& `% r) X: p. P
哦,那遭了,刚做了一块板子,差了1000mil左右。DDR3两颗芯片. E, y7 x/ z; B- P) j& V5 s

作者: pcb    时间: 2017-7-24 14:49
wshna0221 发表于 2017-7-24 14:41: c5 C: P9 Q0 L  u- u
哦,那遭了,刚做了一块板子,差了1000mil左右。DDR3两颗芯片

- }0 G# M/ T* F# [2 kDDR3没有这个要求
' _) z/ @# `! Z
作者: jacekysun    时间: 2017-7-27 12:15
pcb 发表于 2017-7-24 14:49
' Q3 a, E# O0 n' }/ oDDR3没有这个要求
+ H3 R% K- X0 m2 v2 {0 l9 y0 r
对,我也看到DDR3没要求DQS和clk有相关联的
) i' W* \2 T1 S/ W9 C8 R
作者: eda1057933793    时间: 2017-9-6 11:46
EDA365QA 发表于 2017-7-24 08:411 a6 L8 l6 {+ _$ T9 H3 ]
4.  DDR下拉都应在末端.

1 c  E. L6 |" _  P* j% _- p是指的vtt的电阻吧,这个端接电阻放在哪里应该看走的拓扑吧,如果是fly_by,就需要放在末端颗粒,现在看这个图走的是T型拓扑,是不是放在中间的T点位置?3 ]4 h. \: }0 J- H

作者: eda1057933793    时间: 2017-9-6 15:05
EDA365QA 发表于 2017-7-24 08:414 g, z. B9 ~8 j. d) f, X- ~
5.  时钟与DQS差太大了.

# Z+ {9 Q/ i' a  }看图片,地址、控制、时钟线走的是T型拓扑,而数据线走的是点对点的,那么时钟和每组数据线的dqs该怎样控制,datasheet里应该有写等长控制要求,这种的应该是到每片颗粒的时钟线长度比到该颗粒的dqs长一定的数值是吧。
  _, I" q5 A% t3 s+ F
作者: fengyu6117    时间: 2017-11-9 09:08





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