EDA365QA 发表于 2017-7-24 08:416 g8 L+ V" P4 j0 ]. V( `" z9 P+ I- _
5. 时钟与DQS差太大了.
wshna0221 发表于 2017-7-24 09:506 {9 F" p) x3 h! Y& a0 E
差多少合适呢?
pcb 发表于 2017-7-24 14:110 t7 G/ ]: W9 k$ q
最好不要大于500MIL.
wshna0221 发表于 2017-7-24 14:41: c5 C: P9 Q0 L u- u
哦,那遭了,刚做了一块板子,差了1000mil左右。DDR3两颗芯片
pcb 发表于 2017-7-24 14:49
DDR3没有这个要求
EDA365QA 发表于 2017-7-24 08:411 a6 L8 l6 {+ _$ T9 H3 ]
4. DDR下拉都应在末端.
EDA365QA 发表于 2017-7-24 08:414 g, z. B9 ~8 j. d) f, X- ~
5. 时钟与DQS差太大了.
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