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标题: 请教如何使PADS Logic中器件、网络和连线 对齐栅格 [打印本页]

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作者: HNTA_401    时间: 2017-7-4 07:55
标题: 请教如何使PADS Logic中器件、网络和连线 对齐栅格
最近一个项目由于原设计的原理图是PADS的，目前移交到我手上，但是从PADS转到AD后发现完全不对齐AD的栅格，
& g2 N$ D; t: x) D5 |担心耽误设计进度，因此请教下在PADS Logic下如何使得元器件、网络、连线等对齐网络，并且不会出现错误。
: R) N7 h3 k* j( y' Q  w/ ^PADS Logic版本：PADS9.5（Build 522968）
AD版本：AD15.1.14（Build 47215）
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2017-7-4 07:54 上传

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作者: DIY民工    时间: 2017-7-5 09:04
你可以改变栅格的大小 一般都是5的倍数
8 e5 `( B8 l$ E3 \/ O; K8 k3 {5 {: F

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作者: eie    时间: 2017-7-5 14:26
元件一般都是用英制栅格绘制，所以你把AD栅格改成英制(或对应原原理图的)试试。

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