10G信号布在第三层,板厚为2mm,存在很长的STUB线,建议做背钻或把线改到倒数第三层.JPG (26.99 KB, 下载次数: 8)
CPCI的PCI_CLK没有按规范做等长.JPG (65.39 KB, 下载次数: 2)
DDR3的VTT上拉电阻需要放在末端.JPG (42.39 KB, 下载次数: 3)
USB信号需要按差分布线,阻抗控制90欧.JPG (43.4 KB, 下载次数: 1)
大储能电容没有放置在主芯片四周.JPG (26.46 KB, 下载次数: 2)
地址线布成一个环了,请删掉多余走线.JPG (36 KB, 下载次数: 1)
电源管脚走线没有加粗.JPG (40.91 KB, 下载次数: 1)
复位信号走线太绕,请优化.JPG (43.4 KB, 下载次数: 2)
建议FB反馈信号从电容端接回.JPG (36.76 KB, 下载次数: 1)
时钟末端匹配电阻位置不对,靠近颗粒放置.JPG (39.05 KB, 下载次数: 3)
pcb 发表于 2017-6-27 13:23+ a. @: D3 [* M+ B/ w
这么好的版块,就是要多支持!
Jasminetr 发表于 2017-7-6 20:225 T: P( d/ w: ^7 `7 q, J) P
高速板检查的很仔细啊。我想问一下,阻抗不均匀会怎么样?
EDA365QA 发表于 2017-6-26 20:27
建议FB反馈信号从电容端接回
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