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标题: 2017年6月20日公益PCB评审报告节选（一） [打印本页]

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作者: EDA365QA    时间: 2017-6-21 08:51
标题: 2017年6月20日公益PCB评审报告节选（一）


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1.       数字地铺铜与模拟地交叠了，优化使两种地完全隔开避免干扰。

0620-1数字地铺铜到了模拟区域.jpg (22.03 KB, 下载次数: 0)

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作者: EDA365QA    时间: 2017-6-21 08:51
2.        SMA头额外引出一段线作为ICT没有必要，会形成天线。线路的连接插座可以作为ICT点。

0620-2高速SMA在表层额外引测试点？.jpg (15.92 KB, 下载次数: 1)

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作者: EDA365QA    时间: 2017-6-21 08:51
3.        22欧姆的源端匹配电阻，需要靠近源端放置。

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作者: EDA365QA    时间: 2017-6-21 08:52
4.        内层平面层使用负片设计，报告显示全部连通。单看平面才会发现由于反盘过大导致此过孔没有连接，制板会开路。

0620-4反焊盘过大导致开路.jpg (38.45 KB, 下载次数: 0)

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作者: EDA365QA    时间: 2017-6-21 08:52
5.        第二层挖空不到位，应包括挖空焊盘；第三层铺铜也不到位，需要大面积铺铜，此时设计阻抗不连续；另外还需要加一些延边地过孔。

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作者: EDA365QA    时间: 2017-6-21 08:52
6.        设计要求中有提到此网络有2A电流，目前一层铜皮由于过孔隔断无法满足载流要求，需要补强。

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作者: EDA365QA    时间: 2017-6-21 08:52
7.        此为需要50欧姆阻抗的有源晶体，第二层没有平面参考，无法保证阻抗。

0620-7时钟参考缺失.jpg (32.2 KB, 下载次数: 0)

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作者: EDA365QA    时间: 2017-6-21 08:53
8.        电话口的线可以不用参考层，挖空防止干扰板内信号；走类差分。

0620-8电话口线.jpg (29.79 KB, 下载次数: 1)

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作者: EDA365QA    时间: 2017-6-21 08:53
9.        SGMII差分信号正负极都命名成正，信号短接。

0620-9网络短接.jpg (16.38 KB, 下载次数: 0)

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2017-6-21 08:53 上传

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作者: EDA365QA    时间: 2017-6-21 08:53
10.        此处USB是外接的。布局时候方向向板内了，无法插装使用。

0620-10USB器件朝内？.jpg (14.89 KB, 下载次数: 0)

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2017-6-21 08:53 上传

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作者: wangdalei    时间: 2017-6-21 16:58

EDA365QA 发表于 2017-6-21 08:53
; X) n7 a. P* w1 Z$ W10.        此处USB是外接的。布局时候方向向板内了，无法插装使用。

评审的好细致啊，这种错误都能关注。为评审的敬业精神点赞！
: v. `$ v0 f8 d7 r

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作者: wangdalei    时间: 2017-6-21 17:02

EDA365QA 发表于 2017-6-21 08:52
5 _5 F3 g+ P  v8 L! ^: i7.        此为需要50欧姆阻抗的有源晶体，第二层没有平面参考，无法保证阻抗。

7 C5 j- |" U2 i8 u50欧姆阻抗晶体是什么意思，图中的时钟线是要做50欧姆的阻抗要求吗？在布晶体那部分的电路时，晶体下要有完整的参考平面是吧？
/ e" u. M9 M) [9 C7 A2 i/ M% j% T多谢解答。

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作者: EDA365QA    时间: 2017-6-21 17:40

wangdalei 发表于 2017-6-21 16:58
评审的好细致啊，这种错误都能关注。为评审的敬业精神点赞！

发来的设计评审也是包括结构评审的。
( T# m0 V0 w& i0 c( N

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作者: EDA365QA    时间: 2017-6-21 17:41

wangdalei 发表于 2017-6-21 17:02
% a2 B$ R9 d8 u' L1 z. B& X+ [5 |- c50欧姆阻抗晶体是什么意思，图中的时钟线是要做50欧姆的阻抗要求吗？在布晶体那部分的电路时，晶体下要有 ...

2 ~, \5 A2 K/ _. V9 V( {无源的可以不用控制阻抗，加粗走线都是没有问题的。但是有源的是需要控制50欧姆阻抗的。
) b5 `/ j9 t9 T9 d2 {

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作者: pcb    时间: 2017-6-23 08:57
设计评审是细活,经验不足的根本找不出问题.哈哈!

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作者: sketty    时间: 2017-6-23 16:31
太棒了！

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作者: 紫菁    时间: 2017-6-23 20:40
棒棒哒

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作者: Mj飞    时间: 2017-6-28 15:06
谢谢LZ，谢谢分亨经验

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作者: guhanzuiying    时间: 2017-7-4 14:14
很不错

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作者: 七彩雨    时间: 2017-7-5 16:14
有时我看别人的板子，总是靠经验指出不对的地方，但说不出来为什么，难以使人信服，还需继续努力啊。
: B- q4 z, L. h

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作者: Jasminetr    时间: 2017-7-6 14:34
都是那么经典

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作者: 王开鑫55    时间: 2017-8-23 17:22

EDA365QA 发表于 2017-6-21 08:52
7 o, s  \" F  Y# ]3 A7.        此为需要50欧姆阻抗的有源晶体，第二层没有平面参考，无法保证阻抗。

0 D. i/ V5 ~8 e# G5 V2 L2 E& }$ i晶振需要做阻抗？一直都是普通走线的呢。
! E' Z, q6 Y: S4 O+ [2 B

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作者: 大漠落日    时间: 2017-8-23 21:09
专业评审，原理图的错误都给揪出来了

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作者: zyh610710    时间: 2017-12-1 16:07
过来学习

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